• 전자공학회논문지
• /
• 제52권9호
• /
• pp.63-73
• /
• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.

• 한국철도학회논문집
• /
• 제19권6호
• /
• pp.727-735
• /
• 2016

철도차량용 구동 시스템의 주 변압기를 지능형 변압기로 대체하는 것은 철도차량의 효율을 높이기 위한 효과적인 방법이다. 지능형 변압기는 고전압 입력단을 저전압 직류단으로 변환하는 정류단 모듈과, 변환된 복수의 저전압 직류단 전압을 직/병렬로 연결하여 저전압 직류 출력 전압을 제어하는 Dual Active Bridge (DAB) 컨버터 모듈로 구성된다. DAB 컨버터는 고주파 변압기를 사이에 두고 양 측 Full-Bridge 컨버터의 전압 합성 방법에 따라 전력이 양방향으로 전달될 수 있다. 이 때, 양 측 Full-Bridge 컨버터의 전압 합성 방법에 따라 고주파 변압기로 흐르는 전류의 형태가 달라지게 되며, 이는 효율에 직접적인 영향을 미치게 된다. 본 논문은 중/저 전력 조건에서 DAB 컨버터의 효율을 개선하기 위한 새로운 modulation 방법을 제안한다. 제안하는 modulation 방법은 DAB 컨버터 내에 발생할 수 있는 무효 전력을 0으로 제어하도록 하며, 출력단 컨버터를 다이오드 정류기와 유사한 동작을 하도록 함으로써, 스위칭 손실을 최소화하도록 하였다. 제안된 modulation 방법을 통한 손실 저감은 900Vdc의 직류단 전압을 갖는 DAB 컨버터에 대한 시뮬레이션 결과를 통해 검증하였다.

• 대한전자공학회논문지TC
• /
• 제39권4호
• /
• pp.188-200
• /
• 2002

WRR 스케줄링 알고리즘은 계산의 단순성과 저 비용 구현의 장점을 가지고 있어서 고속 패킷 스위칭 네트워크에서 널리 쓰이고 있지만 버스티한 트래픽에 대해서는 입력 트래픽을 일정 비율로 스케쥴링하기 때문에 효율성이 낮다는 문제점이 있다. 또한, WRR 알고리즘은 ABR 서비스 클래스의 공정성 기준인 MCR plus equal share와 Maximum of MCR or Max-Min share 공평성을 만족시키지 못한다. 또한 Nabeshima et al의 기법은 여분 대역에 대한 weight 값을 보정하지 않고 RR 방식으로 각 VC에 할당을 해주기 때문에 네트워크의 변화에 신속하게 적응하지 못할 뿐 만 아니라 대역폭을 효율적으로 이용하지 못한다. 따라서 ABR 서비스를 위한 공평성 기준을 만족시키고 빠르게 적응할 수 있는 스케줄링 알고리즘이 필요하다. 본 논문에서는 ABR 서비스를 위한 6가지 공평성 기준들 중 MCR plus equal share와 Maximum of MCR or Max-Min share 두 기준을 만족시키는 스케줄링 알고리즘을 제안한다. 제안된 알고리즘이 공평성 기준을 만족시키고, 네트워크 자원을 각 ABR VC들에게 신속하고 공평하게 할당해 주는지를 컴퓨터 시뮬레이션을 통하여 WRR, Nabeshima et al 알고리즘들과 비교, 분석한다.

• 조명전기설비학회논문지
• /
• 제23권10호
• /
• pp.90-99
• /
• 2009

본 논문에서는 고효율 특성을 가지는 E급 주파수 체배기 설계를 제안하였다. 주파수 체배기는 2.9[GHz] 입력신호에 대하여 주파수 체배방식을 사용해 5.8[GHz] 출력신호를 얻도록 설계되어졌다. 또한 본 논문에서는 E급 주파수 체배기를 설계 및 제작하여 그 특성을 연구하였다. 측정결과, 2.9/5.8[GHz] E급 주파수 체배기는 출력전력 24.5[dBm]에서 최대 8.5[dB]의 변환 이득을 가지며 최대 32[%]의 고효율 특성을 보였다. 제작한 E급 주파수 체배기에 디지털 사전왜곡 선형화 기법을 적용하였다. 측정결과, 선형화 후의 출력스펙트럼은 중심주파수에서 각각 +11[MHz], +20[MHz], +30[MHz] offset인 주파수에서 적응형 선형화방식이 아닌 경우와 비교하여 12[dB], 12[dB], 13[dB]의 ACPR 특성이 향상되었으며, IEEE 802.11a 무선랜 송신스펙트럼 마스크 규격을 만족하였다. 54[Mbps] 전송속도를 가지는 64-QAM 변조방식에 따른 선형화 후의 EVM은 3.83[%]로 IEEE 802.11a 송신부 EVM 규격을 만족하였다. 본 논문의 결과는 주파수 체배기를 디지털사전 왜곡 선형화를 통해 선형성과 효율성 모두를 보상할 수 있다는 것을 보여주고 있다. 주파수 체배기를 이용한 WLAN/셀룰러/PCS/WCDMA 등의 다양한 모듈 설계에 유용하게 활용 가능할 것이다.

• 전자공학회논문지D
• /
• 제36D권1호
• /
• pp.47-56
• /
• 1999

반도체 칩의 집적도가 급격히 향상됨에 따라 칩의 I/O 수가 증ㅇ가하여 패키지의 크기가 커질 뿐 아니라 칩 자체의 가격보다 패키지의 가격이 높아지고 있는 실정이다. 따라서 집적도의 증가에 의한 I/O 수으이 증가를 억제할 수있는 방법이 요구되고 있다. 본 논문에서는 CTR(Constant-Transition-Rate) 코드 심벌 펄스의 상승 예지와 하강 예지의 위치에 따라 각각 2비트 씩의 디지털 데이터를 엔코딩함으로써 I/O 핀 수를 50% 감소 시킬 수 있는 I/O 인터페이스 회로를 제안한다. 제안한 CTR 코드의 한 심벌은 4비트 데이터를 포함하고 있어 기존의 인터페이스 회로와 비교하여 심벌 속도가 절반으로 감소되고, 엔코딩 신호의 단위 시간당 천이 수가 일정하며, 천이 위치가 넓게 분산되어 동시 스위칭 잡음(Simultaneous Switehing Noise, SSN)이 작아진다. 채널 엔코더는 논리 회로만으로 구현하고, 채널 디코더는 오버샘플링(oversampling) 기법을 이용하여 신호를 복원하는 입출력 회로를 설계하였다. 설계한 회로는 0.6${\mu}m$ CMOS SPICE 파라미터를 이용하여 시뮬레이션함으로써 동작을 검증하였으며, 동작 속도는 200 Mbps/pin 이상이 됨을 확인 하였다. 제안한 방식을 Altera사의 FPGA를 이용하여 구성하였으며, 구성한 회로는 핀 당 22.5 Mbps로 데이터를 전송함을 실험적으로 검증하였다.

• 대한전자공학회논문지SD
• /
• 제45권12호
• /
• pp.65-72
• /
• 2008

이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 $0.18-{\mu}m$ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2GHz의 넓은 동작 주파수 범위와 $0.18mm^2$의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2GHz의 동작 주파수에서 18mW 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다.

• 한국컴퓨터산업학회논문지
• /
• 제8권2호
• /
• pp.107-112
• /
• 2007

피부과용 레이저 파장은 아주 얇은층의 조직두께에서 물의 흡수가 거의 90%이상 일어나는데 병소의 표피나 조직은 거의 물로 구성되어 흡수로 인해 증발효과를 가질 수가 있다. 표피를 절개, 층별로 증발 시킬 수 있으며 조직의 정확한 절개가 가능하다. 혈관이나 림프시스템에도 봉합수술이 가능하고 수술부위가 건조하고 눈으로 볼수 있고 무출혈 수술이 가능하다. 특히, 펄스에 대한 튜브양단 출력의 안정이 매우 중요함으로, 본 연구에서는 고주파 방식의 전력변환 장치를 사용하여 부피를 줄이고 의료용 레이저의 전류파형을 쉽게 제어할 수 있어 다양한 치료 효과를 낼 수 있다. ZVS(Zero Voltage Switching)나 ZVZCS(Zero Voltage and Zero Current Switching)를 도입하면 스위칭 손실을 줄일 수 있어 더욱 유리하다. 제안된 의료용 레이저의 전력부에는 1차측 도움에 의한 ZVZCS기법을 도입하여 넓은 부하 범위에서 안정된 soft-switching을 할 수가 있고 제어부는 microcontroller를 구성하여 출력전류 파형을 사용자가 임의의 형태를 갖도록 하였다. 설계 및 제작하여 실험한 결과, 기존장비에 비해 20%의 향상된 결과를 가져왔고, 추후 시스템적으로 보완을 하면 우수한 결과가 될 것으로 사려된다.

• 한국항공우주학회지
• /
• 제43권8호
• /
• pp.757-764
• /
• 2015

본 논문에서는 소형 지구관측 위성의 광학카메라에 들어가는 미소진동을 보상하기 위한 초점면부 보정장치 시스템의 실험적 모델링을 수행하였다. 미소진동 외란을 보상하는 초점면부 보정장치의 구동기로 PZT 압전작동기를 적용하였다. 압전작동기는 히스테리시스 고유 특성을 갖게 되므로 보정장치 시스템의 정확한 수학적 모델링을 얻는데 어려움이 있다. 따라서 본 연구에서는 보정장치 시스템을 2차 선형시스템으로 가정하고 MATLAB의 시스템 식별 툴박스(System Identification Toolbox)를 이용하여 실험적으로 모델링을 수행하였다. 외란의 주파수 범위인 0~50Hz에서 응답 오차 10%를 만족하기 위해 단일 선형 모델로는 불가능하며 총 4개의 선형 모델이 필요하다. 각각의 모델은 0~50Hz 입력범위를 4개의 구간으로 나눈 영역에서 실제 동역학을 잘 표현 하고 있다. 미소진동 외란의 보상은 입력주파수에 따라 모델 스위칭 기법을 적용한 초점면부 보정장치 제어를 통해 이루어진다.

• 한국산학기술학회논문지
• /
• 제17권10호
• /
• pp.319-330
• /
• 2016

3D 프린팅 기술은 다양한 산업분야에서 개념모델 및 기능성 시제품을 제작하는데 많이 응용되고 있지만, 3D 프린팅 소재 및 제작된 제품 신뢰성 등의 여러 가지 이유로 상용화 제품으로 적용되는 데 한계가 존재한다. 본 논문에서는 3D 프린팅 기술을 이용한 산업적 응용분야 중 하나로 발전소 저탄장에 사용되는 풀 코드 스위치 모듈의 부품들 중 잦은 돌발 상황으로 인해 파손이 자주 발생하는 허브 구동부와 레버 고정부 부품들에 대해 현장에서 작업자들이 단기 대체부품으로 적용이 가능하도록 하는 부품 최적 설계 및 FDM 방식 3D 프린팅 제조공정기술에 대한 연구결과를 제시하였다. 3D 프린팅 기술의 경우 소재 적용에 있어서 한계가 존재하므로, 본 논문에서는 구조 최적화 설계를 통해 구조 안정성을 확보하는 방안에 대해 연구를 수행하였다. 허브 구동부 부품에 대해 내부 구조 형상 및 구조 설계 변수 최적화를 수행하여 좌측구동모드에서는 안전계수가 153.67% 증가한 1.243을 확보할 수 있었으며, 우측구동모드에서는 404.96% 증가한 3.156을 확보할 수 있었다. 레버 고정부 부품의 경우, 반복적인 스위칭 구동에 의한 굽힘 모멘트로 인해 발생하는 파손을 최소화하기 위해 구조 최적화 설계를 수행하여 26% 증가한 구조 안전계수(7.52)를 확보할 수 있었다. 본 연구를 통해 3D 프린팅 기술을 단기 대체부품 제조공정에 적용함에 있어서 소재 최적화를 통한 설계보다는 3D 프린팅 공정의 적층특성을 활용한 구조적 최적화 설계기법 이 더욱 유연한 결과를 도출할 수 있음을 확인할 수 있었다.

• 한국정보전자통신기술학회논문지
• /
• 제16권6호
• /
• pp.454-464
• /
• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.