• 한국정보통신학회논문지
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• 제16권8호
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• pp.1759-1764
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• 2012

본 논문은 CCD 센서의 스캔 이미지 향상을 위해 쉐이딩 보정 알고리듬을 이용한 FPGA 설계 및 구현에 관한 연구이다. 쉐이딩 보정 기법은 룩업테이블(LUT)을 적용한다. 향상된 이미지 스캔을 위하여 CCD 센서의 모든 픽셀에 대한 히스토그램 최대값 및 최소값을 구하고, 균일한 히스토그램 값을 갖도록 오프셋 데이터의 쉐이딩 보정 LUT를 생성한다. 스캔 과정에서 센서의 출력은 보정된 LUT값으로 변환되고 LUT 변환 처리는 FPGA로 구현하여 실시간처리가 가능하도록 한다. 구현 시스템을 사용하여 실험한 결과 2.4ms 이하의 스캔 타이밍을 충족 할 수 있다. 제안시스템은 낮은 성능의 프로세서 기반에서 저비용 및 실시간 향상된 이미지 스캔이 가능하다.

• 전자공학회논문지S
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• 제36S권11호
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• pp.34-43
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• 1999

본 논문에서는 디지털 복합기에 사용할 수 있는 고속 영상처리 프로세스를 설계 및 구현하였다. 제안된 영상 처리 프로세스는 단일화 된 데이터 경로를 가진 이진화 알고리듬 아키텍쳐를 가진다. 외부 메모리 용량을 최소화하기 위해 화소별 파이프라인 구조를 가지고 있다. 쉐이딩 보정, 감마 보정, 자동이득조절과 같은 전처리 기능을 수행하고 CCD와 CIS를 구동한다. 전처리된 데이터는 확대/축소 과정을 거치고 다양한 이진화 알고리듬에 의해 이진화된다. 내장된 이진화 알고리듬은 단순이진화, 고대역 통과 필터링, 디더링, 오차확산법, 임계값이동 오차확산법이다. 이들 알고리듬의 구현은 임계값 이동 오차확산법에 기반을 두고 동일한 동작을 하는 회로들을 공유하도록 데이터 경로를 설계하였다. 이 구조를 구현함에 의해 제어의 복잡도와 게이트 카운터를 줄일 수 있다.