• The Transactions of the Korea Information Processing Society
• /
• v.3 no.3
• /
• pp.564-571
• /
• 1996

The logic synthesis systems for table look up(TLU) type field programmable e gate arrays(FPGAs) have so farstudied mostly the combinational logic problem m. This paper presents for mapping a sequential circuit onto a popular table look up architecture, theXilinx 3090 architecture. In thefirst for solving this problem, combinational and sequential elements which have 6 or7 input combinational and sequential elements which haveless thanor equal to 5 inputs. We heavily use the combinational synthesis techniques tosolve the sequential synthesis problem. Our syntheisis approach is very simple, but its results are reasonable. We compare seveal benchmark Examples with sis-pga(map_together and map_separate) synthesis system and the experimental results show that our synthesis system is 17% betterthan sis-pga sequential synthesis system for TLU PGAs.

• Proceedings of the KIEE Conference
• /
• 1983.07a
• /
• pp.234-236
• /
• 1983

본 논문은 펄스형 순차회로(pulse mode sequential circuit)를 설계하는데 필요한 여러가지 복잡한 단계의 간소화를 목적으로 한, 컴퓨터를 이용한 회로 설계법을 제안하고자 한다. 여기서 제안된 방법에 의하면 여러 종류의 플립-플롭 (flip-flop)에 대한 회로의 설계를 반복 시행하고, 또 다출력 함수 최소화(multiple output function minimization) 방법을 적용함으로 해서 거의 적소에 가까운 비용으로 원하는 회로를 설계할 수 있다. 제안된 회로 설계법의 프로그램은 포트란(FORTRAN)으로 작성되었으며, 이에 의한 실에의 예와 그 결과를 종래 방법에 의한 것과 비교, 분석했다.

• Journal of KIISE:Computer Systems and Theory
• /
• v.26 no.2
• /
• pp.155-163
• /
• 1999

방송통신 프로토콜은 메시지들의 순서가 바뀌거나 메시지 손실이 발생하는 문제점을 갖는 비신뢰 통신 프로토콜이다. 아메바 시스템에서 사용하는 순차적 기반 방송통신 프로토콜은 신뢰성 있고 전송되는 모든 메시지들의 순서를 일정하게 유지할 수 있는 통신 방법중의 하나이다. 비록 아메바 시스템에서는 순차기의 고장이 발생하였을 경우 선출알고리즘을 사용하여 대처하지만, 대부분의 순차기기반 방송통신 프로토콜들은 단일 노드 고장이라는 한가지 단점을 가지고 있다. 이 단점은 순차기 고장으로 인해 전체 시스템에서의 방송통신을 사용할 수 없는 매우 치명적인 현상이 발생한다. 본 논문에서는 전송되는 모든 메시지들의 순서를 일정하게 유지하면서 순차기의 작업량을 줄이는 고장감내 방송통신 프로토콜 알고리즘을 제안한다. 제안된 알고리즘에서는 다수의 순차기를 사용하고 손실된 메시지를 재전송하기 위한 논리적 노드인 기록노드를 사용한다. 또한 순차기노드의 고장을 검출하기 위하여 순차기들간의 논리적 리스트를 구성한다. 제안된 알고리즘의 성능을 측정하기 위하여 시뮬레이션 하였고 실제 유닉스를 기반으로 하는 랜에서 실험했다. 시뮬레이션결과, 제안된 알고리즘은 기존의 순차기기반 알고리즘보다 빠르고, 고장감내 성격을 갖고 있음을 알 수있다.

• ICROS
• /
• v.17 no.4
• /
• pp.35-41
• /
• 2011

비동기적으로 동작하는 디지털 회로는 동기 순차 회로에 비해서 고속, 저전력 소비 등 여러 가지 장점을 지니기 때문에 현대 디지털 시스템에서 여전히 중요한 요소로 사용되고 있다. 본 기고에서는 비동기 순차 회로에서 발생하는 고장을 진단하고 극복하는 최신 기술을 소개한다. 본 기고에서 주로 다루는 기술은 '교정 제어'로서 피드백 제어의 원리를 이용하여 비동기 순차 회로의 안정 상태를 바꾸는 기법이다. 크리티컬 레이스(critical race), 무한 순환 등 비동기 회로 설계상의 오류를 포함하여 SEU(Single Event Upset), 총이론화선량(TID)에 의한 고장 등 외부 환경에 의해서 발생하는 비동기 회로의 고장을 교정 제어를 이용하여 진단하고 극복하는 기술에 대해서 알아본다.

• The Journal of the Acoustical Society of Korea
• /
• v.12 no.5
• /
• pp.5-13
• /
• 1993

본 논문에서는 음성신호의 시간정보와 상관성을 포함할 수 있는 방법으로 시퀀스-피이드백 신경회로망을 제안하였으며, 그에 의한 단어인식을 수행하였다. 이 방법에서는 음성을 인식할 때 순차적으로 과거의 출력을 네트워크 입력으로 피이드백시켜 신경회로망으로 하여금 음성의 상관성과 시간정보를 갖도록 하는 순차적인 피이드백 순환구조의 시퀀스-bldlemqor 신경회로망을 이용하였으며 시퀀스-bldlemqor 신경회로망의 입출력층의 수를 줄이는 방법으로 등분 분할을 사용하였다. 본 논문에서 제안한 방법으로 한국어 숫자음을 대상으로 실험한 결과 92.5%의 인식율을 얻었으며, 피이드포워드형 신경회로망에서의 옷인식율을 1/3배 정도로 감소시켰다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 1999.11a
• /
• pp.278-281
• /
• 1999

In this paper, Squential circuit was implemented by decision diagram that can analyze and test large amount of functions easily. First of all, Memery device of multiple valued squential circuit was used D F/F, implemented with CMOS current mode. The opreation property of this circuit involved by PSPICE simulation. The result of Decision Diagram sequential circuit is simple and regular for selecting wire routing and posesses the property of analyze, testing. so it suitable for VLSI implementation.

• Proceedings of the Korea Multimedia Society Conference
• /
• 2002.11b
• /
• pp.582-586
• /
• 2002

순차 논리 회로를 설계하기 위하여 설계용 틀을 이용해 설계하고 그 결과를 시뮬레이션 한 것을 검토하여 실제 회로로 구현한다. 본 논문에서는 시뮬레이션을 하기 위한 회로설계 방법 중 Statatable를 작성하여 틀에 입력하고 심볼로 만들어, 이것을 이용하여 시스템을 구성 후 시뮬레이션을 하였다. 특히 설계 예제로 선택한 교통 신호제어 시스템은 대기차량이 없는 차로와 있는 차로를 구분하여 선택적으로 신호를 제공하므로써 교통소통의 효율을 물론 앞으로 교통 신호 제어체계의 새로운 모델을 제시하고 있다.

• Journal of the Institute of Electronics Engineers of Korea CI
• /
• v.43 no.5 s.311
• /
• pp.17-28
• /
• 2006

In this paper, we investigate a problem of updating sequential patterns when new transactions are added to a database. We present an efficient updating algorithm for sequential pattern mining that incrementally updates added transactions by reusing frequent patterns found previously. Our performance study shows that this method outperforms both AprioriAll and PrefixSpan algorithm which updates from scratch, since our method can efficiently utilize reduced candidate sets which result from the incremental updating technique.

• Proceedings of the Korean Information Science Society Conference
• /
• 1998.10c
• /
• pp.668-670
• /
• 1998

테크놀로지 매핑의 효율성은 매핑된 회로의 지연시간과 회로의 면적에 의해서 평가되어진다. 특히 순차회로에서는 레지스터 사이의 조합회로의 최대지연시간에 의해서 전체회로의 지연시간이 결정된다. 본 논문에서는 순차회로에 대한, 건설적인(Constructive) 단계와 반복적인(Iterative) 단계의 리타이밍 기술과 퍼지 논리에 의해 향상된 FPGA 매핑 알고리즘을 소개한다. 주어진 초기회로는 건설적인 방법에 의하여 FPGA회로로 초기매핑되어진후 반복적인 리타이밍에 의하여 매핑회로의 효율을 높이게된다. 초기회로에 주어진 여러 가지 기준들은 결정 함수(Decision Making)에 대한 퍼지 이론 법칙의 계층적인 구조에 의해 연결되어져 있다. 제안된 매퍼는 MCNC 밴치마커의 실험을 통해 지연시각과 면적에서 기존 매핑시스템의 성능을 능가함을 보여준다.

• Journal of Internet Computing and Services
• /
• v.4 no.3
• /
• pp.31-37
• /
• 2003

In this paper, an efficient non-scan design-for-testability (DFT) method for finite state machine(FSM) is proposed. The proposed method always guarantees short test pattern generation time and complete fault efficiency. It has a lower area overhead than full-scan and other non-scan DFT methods and enables to apply test patterns at-speed. The efficiency of the proposed method is demonstrated using well-known MCNC'91 FSM benchmark circuits.