• Proceedings of the KIEE Conference
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• 2001.07c
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• pp.1352-1354
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• 2001

후막 EL소자는 연속동작 중에 발광특성이 저하되는 특징을 가진다. 본 연구는 상온과 $70^{\circ}C$, 상대 습도 100% 환경에서 후막 EL소자를 100V, 400Hz의 전원을 인가한 후 휘도 변화를 측정 및 비교하였다. 또한 열화된 시료의 표면 및 측면 주사 전자 현미경 사진을 통해 열화 부분을 관찰하였다. 측정된 휘도와 열화 메카니즘을 통해 sulfur vacancy와 deep traps 농도 시뮬레이션을 활용하였다. 후막 EL소자의 발광 특성은 주변의 온도 및 습도에 의해 크게 저하됨을 확인하였다.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.21 no.10
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• pp.82-88
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• 2007

This paper presents the thermal and electrical characteristics of ZnO arrester blocks under the AC voltages. The leakage currents of ZnO arrester blocks were measured as a function of the time. The temperature distributions of ZnO arrester blocks were observed by the thermal image infrared camera. The degradation and thermal runaway of ZnO arrester blocks were closely related to the temperature limit of ZnO arrester blocks which being decided heat generation and dissipation. The temperature and leakage current of ZnO arrester blocks were sensitively changed in a resistance of ZnO arrester blocks. As a result, the degradation and thermal runaway of ZnO arrester blocks depend on the temperature and leakage current of ZnO arrester blocks.

• Journal of the Korea Society of Computer and Information
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• v.9 no.1
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• pp.9-15
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• 2004

New WSW(Wrap Side Wall) is proposed to decrease junction electric field in this paper. WSW process is fabricated after first gate etch, followed NM1 ion implantation and deposition & etch nitride layer. New WSW structure has buffer layer to decrease electric field. Also we compared the hot carrier characteristics of WSW and conventional. Also, we design a test pattern including pulse generator, level shifter and frequency divider, so that we can evaluate AC hot carrier degradation on-chip. It came to light that the universality of the hot carrier degradation between DC and AC stress condition exists, which indicates that the device degradation comes from the same physical mechanism for both AC and DC stress. From this universality, AC lifetime under circuit operation condition can be estimated from DC hot carrier degradation characteristics.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.177-177
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• 2013

디스플레이 화소 스위치 소자로 수소화된 비정질 실리콘 박막 트랜지스터를 금속 산화물 반도체 박막 트랜지스터(thin film transistor, TFT)로 대체하기 위한 연구가 활발히 진행되고 있다. 금속 산화물 중에서 박막 트랜지스터의 활성층으로 응용이 가능한 가장 대표적인 물질은 인듐(In), 갈륨(Ga), 아연(Zn), 산소(O) 화합물인 InGaZnO이다. InGaZnO TFT의 전기적 특성은 비정질 실리콘보다 우수한 것으로 확인이 되었지만, 소자의 신뢰성은 아직까지 해결해야 할 문제로 남아있다. 본 연구에서는 InGaZnO TFT를 제작하여 게이트 바이어스와 빛을 소자에 동시에 인가했을 때 발생하는 소자의 열화현상을 분석하였다. 다양한 채널 폭과 길이를 갖는 InGaZnO TFT를 제작하고 동시에 활성층의 구조를 두가지로 제작하였다. 첫번째는 활성층의 폭이 소오스/드레인 전극 폭보다 넓은 구조(active wide, AW)이고 두번째는 활성층의 폭이 소오스/드레인 전극 폭보다 좁은 구조(active narrow, AN) 구조이다. 이들 소자에 대해 +20 V의 게이트 바이어스와 빛을 동시에 인가하여 10000초 후의 소자 특성을 초기 특성과 비교하였을 때는 열화가 거의 발생하지 않았다. 반면 -20 V의 게이트 바이어스와 빛을 동시에 인가하여 10000초 후의 소자 특성을 초기 특성과 비교하면 전달특성 곡선이 음의 게이트 전압 방향으로 이동함과 동시에 문턱전압이하의 동작 영역에서 전달특성 곡선의 hump가 발생하였다. 이 hump 특성은 AW 구조의 소자와 AN 구조의 소자에서 나타나는 정도가 다름을 확인하였다. 이러한 열화 현상의 원인으로 음의 게이트 바이어스와 빛이 동시에 인가될 경우 InGaZnO 박막 내에는 활성층 내에 캐리어 밀도를 증가시키는 donor type의 defect가 발생하는 것으로 추정할 수 있었다. 추가적으로 활성층의 테두리 영역에서는 이러한 defect의 발생이 더 많이 발생함을 알 수 있었다. 따라서, 활성층의 테두리 영역이 소오스/드레인 전극과 직접 연결이 되는 AN 구조에서는 hump의 발생정도가 AW 구조보다 더 심하게 발생한 것으로 분석되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.348-348
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• 2014

차세대 디스플레이 구동 회로 소자를 위한 재료로서, Amorphous Oxide Semiconductor (AOS)가 주목받고 있다. AOS는 기존의 Amorphous Silicon과 비교하여 뛰어난 이동도를 가지고 있으며, 넓은 밴드 갭에 의한 투명한 광학적 특성을 가지고 있다. 이러한 장점을 이용하여, AOS 박막은 thin film transistor (TFT)의 active channel로 이용 되고 있다. 하지만, AOS를 이용한 TFT의 경우, 시간이 경과함에 따라 $O_2$ 및 $H_2O$ 흡착에 의해 전기적 특성이 변하는 현상이 있다. 이러한 현상은 소자의 신뢰성에 있어 중요한 문제가 된다. 이러한 문제를 연구하기 위해 본 논문에서는, AOS 박막을 이용하여 bottom 게이트형 TFT를 제작하였다. 이를 위해 먼저, p-type Si 위에 건식산화방식으로 $SiO_2$(100 nm)를 성장시켜 게이트 산화막으로 이용하였다. 그리고 Zn과 Sn이 1: 2의 조성비를 가진 ZnSnO (ZTO) 용액을 제조한 후, 게이트 산화막 위에 spin coating 하였다. Splin coating된 용액에 남아 있는 솔벤트를 제거하기 위해 10분 동안 $230^{\circ}C$로 열처리를 한 후, 포토리소그래피와 에칭 공정을 이용하여 ZTO active channel을 형성하였다. 그 후, 박막 내에 남아 있는 불순물을 제거하고 ZTO TFT의 전기적인 특성을 향상시키기 위하여, $600^{\circ}C$의 열처리를 30분 동안 진행 하여 junctionless형 TFT 제작을 완료 하였다. 제작된 소자의 시간 경과에 따른 열화를 확인하기 위하여, 대기 중에서 2시간마다 HP-4156B 장비를 이용하여 전기적인 특성을 확인 하였으며, 이러한 열화는 후처리 공정을 통하여 회복시킬 수 있었다. 열화의 회복을 위한 후처리 공정으로, 퍼니스를 이용한 고온에서의 열처리와 microwave를 이용하여 저온 처리를 이용하였다. 결과적으로, TFT는 소자가 제작된 이후, 시간에 경과함에 따라서 on/off ratio가 감소하여 열화되는 경향을 보여 주었다. 이러한 현상은, TFT 소자의 ZTO back-channel에 대기 중에 있는 $O_2$ 및 $H_2O$의 분자의 물리적인 흡착으로 인한 것으로 보인다. 그리고 추가적인 후처리 공정들에 통해서, 다시 on/off ratio가 회복 되는 현상을 확인 하였다. 이러한 추가적인 후처리 공정은, 열화된 소자에 퍼니스에 의한 고온에서의 장시간 열처리, microwave를 이용한 저온에서 장시간 열처리, 그리고 microwave를 이용한 저온에서의 단 시간 처리를 수행 하였으며, 모든 소자에서 성공적으로 열화 되었던 전기적 특성이 회복됨을 확인 할 수 있었다. 이러한 결과는, 저온임에도 불구하고, microwave를 이용함으로 인하여, 물리적으로 흡착된 $O_2$ 및 $H_2O$가 짧은 시간 안에 ZTO TFT의 back-channel로부터 탈착이 가능함과 동시에 소자의 특성을 회복 가능 함 의미한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.12 no.9
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• pp.1615-1622
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• 2008

We have fabricated the poly-silicon thin film transistor(TFT) which has the LDD-region with graded spacer. The devices of n-channel poly-si TFT's hydrogenated by $H_2$ and $H_2$/plasma processes were fabricated for the devices reliability. We have biased the devices under the gate voltage stress conditions of maximum leakage current. The parametric characteristics caused by gate voltage stress conditions in hydrogenated devices are investigated by measuring/analyzing the drain current, leakage current, threshold voltage($V_{th}$), sub-threshold slope(S) and transconductance($G_m$) values. As a analyzed results of characteristics parameters, the degradation characteristics in hydrogenated n-channel polysilicon TFT's are mainly caused by the enhancement of dangling bonds at the poly-Si/$SiO_2$ interface and the poly-Si grain boundary due to dissolution of Si-H bonds. The structure of novel proposed poly-Si TFT's are the simplicities of the fabrication process steps and the decrease of leakage current by reduced lateral electric field near the drain region.

• Journal of IKEEE
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• v.22 no.1
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• pp.205-208
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• 2018

In this work, we performed reverse- and forward-gate bias stress tests on normally-off AlGaN/GaN high electron mobility transistors(HEMTs) with p-AlGaN-gate for reliability assessment. Inverse piezoelectric effect, commonly observed in Schottky-gate AlGaN/GaN HEMTs during reverse bias stress, was not observed in p-AlGaN-gate AlGaN/GaN HEMTs. Forward gate bias stress tests revealed distinct degradation of p-AlGaN-gate devices exhibiting sudden increase of gate leakage current. We suggest that forward gate bias stress tests should be performed to define the failure criteria and assess the reliability of normally off p-AlGaN-gate GaN HEMTs.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.11
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• pp.62-69
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• 1998

The general degradation model has been applied to analyze the hot carrier induced degradation of the DC and RF characteristics of RF-nMOSFET. The degradation of cut-off frequency has been severer than the degradation of bulk MOSFET drain current. The value of the degradation rate n and the degradation parameter m for RF-nMOSFET has been equal to those for bulk MOSFET. The decrease of device degradation with the increase of fingers could be explained by the large source/drain parasitic resistance and drain saturation voltage. It has been also found that the RF performance degradation could be explained by the decrease of $g_{m}$ and $C_{gd}$ and the increase of $g_{ds}$ after stress. The degradation of the DC and RF characteristics of RF-nMOSFET could be predicted by the measurement of the substrate current.t.

• Proceedings of the Korean Reliability Society Conference
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• 2011.06a
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• pp.61-70
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• 2011

본 논문에서는 전원회로에 사용되는 주요 부품인 트랜스포머에 대한 주요한 고장모드, 고장메커니즘, 스트레스 인자들을 규정하고 그에 따른 가속열화시험을 실시하여 가장 유효한 스트레스 인자를 도출하고 트랜스포머의 열화가 전원회로에 미치는 영향을 분석에 대한 연구를 진행하였다. 전원회로의 고장분석에서, 트랜스포머의 일시적인 특성변화 또는 고장현상(Bunt, Short, Open 등) 발생으로 인한 전류의 급증, 공진주파수 부조화, Spike 발생 등으로 인한 주변부품 또는 구성회로에 미치는 영향을 정확하게 분석하는 것이 어렵다는 점과 비교적 단순한 구조와 강한 내성으로 뚜렷한 고장모드를 보이지 않는 특징으로 인해 전원회로의 고장원인이 트랜스포머 외의 반도체 소자, 저항, 커패시터 등에 의한 것으로 분석되는 것이 일반적이다. 유효한 스트레스 인자별 가속열화시험을 통한 성능평가에서는 절연저항을 제외한 특성에서는 뚜렷한 변화(열화)를 보이지 않았고, 고온고습에 의한 스트레스에서 가장 절연저항의 급격한 열화를 확인할 수 있었다. 또한 열화 각각의 스트레스 인자에 따라 열화시킨 트랜스포머를 실장하여 평가하는 실증적인 방법을 통해 분석한 결과 트랜스포머의 열화는 스위칭소자를 비롯한 주변부품에 스트레스를 가중시켜 발열로 대변되는 현상을 유발하고 트랜스포머 입출력 양단간의 위상편차는 심화시키는 것으로 나타났으며, 스트레스 인자 중 온습도에 의한 영향이 가장 유효하다는 것으로 확인할 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.10
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• pp.32-38
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• 2003

This works reports the measurement and analysis results on the hot electron induced device degradation in Gate-All-Around SOI MOSFET's, which were fabricated using commercially available SIMOX material. It is observed that the worst-case condition of the device degradation in nMOSFETs is $V_{GS}$ = $V_{TH}$ due to the higher impact ionization rate when the parasitic bipolar transistor action is activated. It is confirmed that the device degradation is caused by the interface state generation from the extracted degradation rate and the dynamic transconductance measurement. The drain current degradation with the stress gate voltages shows that the device degradation of pMOSFETs is dominantly governed by the trapping of hot electrons, which are generated in drain avalanche hot carrier phenomena.r phenomena.