• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (A)
• /
• pp.164-165
• /
• 2008

전장에서 임무 수행중인 병력이나 탱크 등을 지원하거나 보호 동물의 활동을 모니터링 하는 센서 네트워크에서는 전송 정보뿐만 아니라 그러한 대상들의 위치를 악의적 추적자로부터 보호할 수 있어야 한다. 본 논문에서는 활동 소오스 노드처럼 메시지 전송은 진행하고 있지 않지만 위치가 보호되어야 할 대상과 근접한 휴면(dormant) 소오스 노드들을 고려한 소오스 위치 보호 라우팅 기법 GSLP(GPSR-based Source-Location Privacy)를 제안한다. GSLP는 알고리즘의 간결성과 신장성(scalability)이 뛰어난 GPSR(greedy perimeter stateless routing)을 확장하여 메시지 전달 노드를 선정할 때 일정 확률로 임의의 이웃 노드를 선택하는 한편, perimeter 라우팅을 적용하여 소오스 노드들을 우회하도록 하여 위치를 보호하도록 하였다. 시뮬레이션 결과, 기존의 대표적인 소오스 위치 보호 라우팅 프로토콜인 PR-SP(Phantom Routing-Single Path)에 비해 GSLP는 휴면 소오스 노드들의 수에 거의 관계없이 높은 안전 기간(전송 메시지 수)을 일정하게 제공하면서도 전달 지연(경로의 평균 홉(hop) 수)은 도착지와의 최단 홉 수의 약 두 배 이내에 머물러 대규모 센서 네트워크에서의 소오스의 위치를 보호하기 위한 방안으로 적합한 것으로 평가되었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2002년도 하계학술대회 논문집 C
• /
• pp.1410-1412
• /
• 2002

TFT의 게이트 전극을 형성하기 전에 소오스/드레인 이온 주입과 ELA를 수행함으로써 이온 주입에 의해 발생하는 결정 결함을 줄이는 새로운 poly-Si TFT를 제안한다. 한번의 ELA 공정을 통해서 채널 실리콘 박막의 결정화와 소오스/드레인의 불순물 활성화를 동시에 이루어 접합부의 결함을 치유하였고, 이온 주입에 의해서 비정질화된 소오스/드레인 실리콘과 채널 비정질 실리콘의 용융조건 차이를 이용하여 소오스/드레인 접합부에 실리콘 그레인의 수평성장을 유도하였다. 제안된 소자는 기존의 소자(이동도 : 86 $cm^2/V{\cdot}S$, ON/OFF 전류비 $6.1{\times}10^6$)에 비해 우수한 특성(이동도 : 171 $cm^2/V{\cdot}S$, ON/OFF 전류비 $4.1{\times}10^7$)을 나타내었다. LDD나 off-set 구조 없이도 소오스/드레인 접합부의 결함이 완전히 제거되어 누설전류가 감소하였고 소오스/드레인 접합부 결함이 있던 자리에 1 ${\mu}m$ 이상의 수평성장 그레인이 위치함으로써 ON 전류도 증가하여 ON/OFF 전류비가 크게 개선되었다.

• 한국전자파학회논문지
• /
• 제10권5호
• /
• pp.663-671
• /
• 1999

본 연구에서는 GaAs MESFET의 게이트-소오스 캐패시턴스($C_{gs}$)와 드레인-소오스 전류($I_{ds}$)의 비션형성에 의한 이득감소(Gain Compression) 및 위상왜곡(Phase Distortion)특성을 알아보고, 이를 최소화 할 수 있 는 소오스 및 부하 임피던스의 조건에 대해 조사하였다. 먼저 Volterra - Series 분석을 통하여, $C_{gs}(V_{gs})$와 $I_{ds}(V_{gs})$의 비선형특성을 조사하고, 각각의 비선형성분이 상호 소멸되는 소오스 및 부하 임피던스의 조건에서, 전체소자의 비선형성이 최소화 됨을 얄아보았다. 그리고 소오스 및 부하측정(Source, Load Pull)을 통하여 출 력전력값에 따라 최적의 선형성이 나오는 입출력 임피던스값을 찾고, Volterra-Series에서 구한 이론적인 결과와 비교 및 분석을 행하였다.

• 한국시뮬레이션학회:학술대회논문집
• /
• 한국시뮬레이션학회 1998년도 추계학술대회 및 정기총회
• /
• pp.86-89
• /
• 1998

본 논문은 발표된 Elmore 지연 모델에 속하는 다중 소오스를 가진 네트의 최적화 배선 크기 문제를 연구했다. 소오스 서브트리(SST)에 있는 네트와 로딩 서브트리의 세트(LSTs)로 분석한다. 그리고 LST 분리성, LST 단순한 특성, SST 국부적으로 단순한 특성과 일반적으로 우월한 특성을 포함하는 특성의 수를 만족하는 최적 배선 크기 해를 보여준다. 더구나 모든 이전의 연구와 번들로 개선된 특성의 안정된 것보다도 다양한 에지 분할을 사용해 최적의 배선크기 문제를 연구하였으며 이들 특성은 최적의 해를 계산하는데 효과적인 알고리즘을 유도한다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2003년도 하계학술대회 논문집 C
• /
• pp.1550-1552
• /
• 2003

고밀도의 트렌치 전력 MOSFET를 제작하는 데 있어서 새로운 소자의 구조와 공정을 제시하고 이차원 소자 및 공정 시뮬레이터를 이용하여 검증했다. 트렌치 게이트 MOSFET의 온-저항을 낮추기 위해 셀 피치가 서브-마이크론으로 발전할 경우 문제가 되는 소오스 영역을 확보하고자 p-base의 음 접촉을 위한 P+ 영역과 N+ 소오스 등이 트렌치의 측벽에 형성되고, 트렌치 게이트는 그 아래에 매몰된 구조를 제안했다. 시뮬레이션 결과는 항복전압이 45 V이고, 온-저항이 12.9m${\Omega}{\cdot}mm^2$로 향상된 trade-off 특성을 보였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2002년도 추계학술대회 논문집 전기물성,응용부문
• /
• pp.130-133
• /
• 2002

엑시머 레이저를 이용한 저온($450^{\circ}C$ 이하) 다결정 실리콘 박막 트랜지스터 제작 시, 소오스/드레인 이온 주입에 의한 실리콘 박막의 격자 손상은 엑시머 레이저 어닐링(Excimer Laser Annealing; ELA) 방법으로 치유한다. 그러나 게이트 전극 모서리에서의 레이저광 회절 현상으로 인해 소오스/드레인 접합부에 도달하는 레이저 에너지 밀도가 감소하여 다량의 결정 결함이 치유되지 못한 채 남게 된다. 이러한 결정 결함은 박막 트랜지스터의 전계 효과 이동도를 저하시키는 요인이 된다. 새롭게 제안한 사선 입사 엑시머 레이저 어닐링(Oblique Incidence Excimer Laser Annealing; OI-ELA) 방법으로 소오스/드레인 접합부의 결정 결함을 제거하고 다결정 박막 트랜지스터의 특성을 향상시켰다.

• 한국정보과학회논문지:정보통신
• /
• 제36권1호
• /
• pp.12-23
• /
• 2009

전장에서 군 작전을 지원하거나 희귀 동물을 모니터링 하는 센서 네트워크에서는 전송 정보의 보안뿐만 아니라 그러한 관심 대상(asset)들의 위치를 적이나 악의적 추적으로부터 보호할 수 있어야 한다. 본 논문에서는 위치가 보호되어야 할 대상에 근접한 센서 노드들 즉, 휴면(dormant) 소오스들이 존재하는 환경에서, 활동 소오스(즉, 메시지 발생 노드)의 위치 보호를 강화하는 라우팅 프로토콜 GSLP(GPSR-based Source-Location Privacy)를 제안한다. GSLP는 단순하면서도 scalable한 라우팅 기법인 GPSR(greedy perimeter stateless routing)을 확장하여, 확률적으로 임의의 이웃 노드를 메시지 전달 노드로 선정하여 경로의 다양성을 제고하면서 퍼리미터(perimeter) 라우팅을 적용하여 휴면 소오스 노드들을 우회하도록 함으로써 안전 기간(safety period)으로 정의되는 활동 소오스의 위치 보호 능력이 강화되도록 하였다. 휴면 소오스들의 수가 전체 노드의 1.0%에 이르기까지 시뮬레이션을 수행한 결과, 기존의 대표적인 소오스 위치 보호 프로토콜인 PR-SP(Phantom Routing, Single Path)의 안전 기간은 휴면 소오스 노드들이 증가에 따라 급속히 감소하나 제안된 GSLP는 휴면 소오스 노드들의 수와 거의 무관하게 높은 안전 기간을 제공하면서도 평균 전달 지연(delivery latency)은 도착지와의 최단 거리의 약 두 배 이내에 머무는 것으로 확인되었다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
• /
• pp.258-258
• /
• 2012

플렉시블 디스플레이를 위해 저온 공정은 필수적이며, 이를 위해 플라스틱 기판을 이용한 연구가 한창 진행 중이다. 이번 연구에서는 도핑처리 하지않고 알루미늄을 이용한 self-aligned 소오스-드레인 구조의 비휘발성 메모리를 ELA 폴리실리콘 기판 상에 제작하였다. 소오스-드레인 부분은 lift-off 공정을 이용하여 pattern 작업을 진행하였다. $250^{\circ}C$에서 1시간의 후속 열처리 공정을 진행한 self-aligned 소오스-드레인 구조의 비휘발성 메모리는 후속 열처리 공정을 진행하지 않았을 때와 비교하여 다음과 같은 메모리의 특성향상을 나타내었다. 메모리 윈도우 특성의 경우 1.15 V에서 3.47 V의 커다란 증가를 보였으며 retention 특성의 경우 12%에서 46%로 증가하였다. 이를 통해 비록 도핑 되지 않은 비휘발성 메모리 소자일지라도 self-aligned 구조와 저온 열처리를 이용할 시 향후 플렉시블 전자소자에의 적용이 가능함을 확인하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2004년도 춘계종합학술대회
• /
• pp.627-629
• /
• 2004

본 연구는 자기정렬 방법을 기존의 방식과 다르게 적용하여 수소화 된 비정질 실리콘 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인간의 기생용량을 줄인다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝 하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조하면 기존의 박막 트랜지스터에 비하여 특성은 같고, 제조공정은 줄어들며, 또한 게이트와 소오스-드레인간의 기생용량이 줄어들어 동작속도를 개선시킬 수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2009년도 춘계학술대회
• /
• pp.693-696
• /
• 2009

본 연구는 비정질실리콘 박막트랜지스터를 비휘발성 메모리소자로 제작함으로써 스위칭 소자로 사용되는 박막트랜지스터(TFT)의 응용범위를 확대시키고, 비정질 실리콘 사용에 따라 대면적화에 적합하고 아울러 값싼 기판을 사용할 수 있게 한 비정질 실리콘 비휘발성 메모리소자에 관한 것이다. 이와 같은 본 연구는 유리기판과 그 유리기판위에 증착시켜 패터닝한 게이트, 그 게이트를 덮어씌운 제1 절연층, 그 제1 절연층위에 증착시켜 패터닝한 플로우팅 게이트와 그 플로우팅 게이트를 덮어씌운 제2 절연층, 그 제2 절연층위에 비정질실리콘을 증착시킨 액티브층과 그 액티브층위에 n+ 비정질실리콘을 증착시켜 패터닝한 소오스/드레인층 그리고 소오스/드레인층 위에 증착시킨 소오스/드레인층 전극으로 비정질실리콘 박막트랜지스터 비휘발성 메모리소자를 구성한다.