• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.23 no.4
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• pp.23-28
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• 2023

In a wireless smart utility network communication system, an asynchronous low power MAC is standardized and used according to IEEE 802.15.4e. An asynchronous MAC called RIT (Receiver Initiated Transmission) has a characteristic in which delay time and power consumption are greatly affected by a check-in interval (RIT period). By waking up from sleep every check-in interval and checking whether there is data to be received, power consumption in the receiving end can be drastically reduced, but power consumption in the transmitting end occurs due to an excessive wakeup sequence. If an excessive wake-up sequence is reduced by shortening the check interval, power consumption of the receiving end increases due to too frequent wake-up. In the RIT asynchronous MAC technique, power consumption performance according to traffic load and operation of check-in interval is analyzed and applied to Wi-SUN construction.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06d
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• pp.109-111
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• 2012

본 논문에서는 동적으로 현재화면의 최적밝기 정보를 구해 이 값을 이용하여 LCD 장치를 제어하고, 이를 통해 소모전력을 감소시키는 기법을 제안한다. 논문에서 제안된 기법은 프레임버퍼 이미지를 통해 얻은 현재 화면의 이미지 정보를 분석하여 계산된 현재 화면의 최적의 휘도 정보를 찾고 이 값에 맞는 LCD 장치의 최적 Backlight를 계산하는 과정을 거쳐 얻어진 최종 Backlight 레벨로 LCD의 Backlight를 제어하는 방법으로 소모 전력을 절감하는 기법이다. 이 기법을 적용하여 실험을 통해서 약 10%정도의 개선효과를 보였음을 밝힌다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10c
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• pp.721-723
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• 2002

본 논문에서는 최근 수요가 급격히 증가하고 있는 FPGA의 전력 소모 특성을 분석하기 위해서 개발한 측성 시스템(SECF : Seoul National University Energy Characterizer FPGAs)의 구성 및 동작 방법을 설명하고 있다. 또한 이 시스템을 이용하여 몇 가지의 간단한 실험을 통해 FPGA 전력 소모 경향을 살펴보는 것을 그 목적으로 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.937-939
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• 2004

최근 들어 개발 및 보급이 확산되고 있는 포터블 임베디드 시스템에서는 전력이 중요한 성능 지표로 작용한다. 특히 메모리 시스템의 전력 소모량은 전체 전력 중 매우 큰 비중을 차지하므로, 정확한 전력분석에 기초하여 전력 소모를 줄일 수 있는 구조에 관한 연구가 수행되고 있다. 본 논문에서는 포터블 임베디드 시스템의 주요 처리 대상인 멀티미디어 응용 프로그램의 낮은 데이터 재사용성을 극복하기 위하여 참조 예측기를 포함하는 메모리 시스템의 전력 분석 모델을 제안한다.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.650-651
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• 2011

공용 컴퓨팅 자원은 전력 자원 소모가 지속적으로 발생하는 컴퓨팅 자원 중 하나이다. 하지만, 공용 컴퓨팅 자원은 그 활용 특성상 소유 의식 및 비용 문제로부터 사용자의 책임성이 떨어지므로 전력자원의 지속적 낭비가 이루어지는 대표적인 전력 소모처이다. 따라서 본 연구에서는 공용 컴퓨팅 시설에서 운용되는 컴퓨터 시스템에 대한 다양한 상태에서의 전력 사용량을 측정 분석하였으며, 이를 통해 시스템 차원에서 제공하는 전력 절약 기능에서도 유휴 상태와 유사한 전력 소모가 있음을 밝히고 있다. 이에 본 논문에서는 공용 컴퓨팅 자원 (컴퓨터 시스템) 및 사용자의 활용성 측정에 기반을 둔 공용 컴퓨팅 자원 제어 시스템을 제안한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.34 no.6B
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• pp.641-647
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• 2009

This paper proposes an improved predictive dynamic power management (DPM) scheme and a task scheduling algorithm to reduce unnecessary power consumption in embedded systems. The proposed algorithm performs pre-scheduling to minimize unnecessary power consumption. The proposed predictive DPM utilizes a scheduling library provided by the system to reduce computation overhead. Experimental results show that the proposed algorithm can reduce power consumption by 22.3% on the average comparing with the LLF algorithm for DPM-enable system scheduling.

• Journal of IKEEE
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• v.12 no.4
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• pp.211-216
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• 2008

This paper proposes an 8${\times}$8 bit parallel multiplier using MOS current-mode logic (MCML) circuit for low power consumption. The proposed circuit has a structure of low-power MOS current-mode logic circuit with sleep-transistor to reduce the leakage current. The sleep-transistor is used to PMOS transistor to minimize the leakage current. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/50. The designed multiplier is achieved to reduce the power consumption by 10.5% and the power-delay-product by 11.6% compared with the conventional MOS current-model logic circuit. This circuit is designed with Samsung 0.35 ${\mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.261-266
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• 2007

내장형 시스템에 보다 강력한 성능이 요구됨에 따라 내장형 마이크로 프로세서는 보다 깊은 파이프라인을 채택하고 있다. 따라서, 내장형 마이크로 프로세서는 보다 정확한 분기 예측기를 필요로 하고 있다. 이러한 상황에서 분기 예특기의 구조, 성능 및 전력 소모와 전체 시스템의 전력 소모 사이의 trade-off를 분석하는 것은 매우 중요하다. 내장형 환경에서 시스템의 전력 소모는 설계 시 매우 중요하게 고려되어야 한다. 특히 내장형 시스템의 요구사항은 동작할 응용 프로그램에 의하여 규정되고, 전력 소모도 응용프로그램의 구조와 강하게 연관되어 있다. 본 논문의 목표는 내장형 환경에서 성능-전력 공간에서 분기 예측기를 분석하는 기법을 제시하는 것에 있다. 이를 통하여, 분기 예측기 테이블의 성능-전력을 고려한 최적화된 크기를 찾을 수 있다. 이러한 목표는 수학적 모델링을 통한 정량적 예측의 수행 및 시뮬레이션 결과와의 비교를 통한 수학적 모델링의 검증의 과정을 통하여 이루어진다. 결과는 우리의 수학적 모델이 성능-전력 공간에서 분기 예측기 테이블의 최적화된 크기 결정의 해법을 제공하고 있음을 보여주고 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.721-723
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• 2005

상위 단계 합성에서의 자원 공유 (또는 바인딩)는 최종회로 결과의 질에 심각한 영향을 미치는 중요한 작업들 가운데 하나이다. 기존의 자원 공유 기법의 목적은 주어진 자원 제약 조건하에서 회로의 지연 시간을 최소화하거나, 주어진 지연시간 조건하에서 하드웨어의 복잡도 (예: 회로 면적)를 최소화하는 것이다. 본 논문에서는, 자원 공유 문제를 회로에서 소모되는 전력 소모를 줄이는 각도에서 보고 있다. 구체적으로, 전압 배정 작업을 자원 공유 문제와 결합하여, 두 개의 작업을 통합된 방식으로 해결함으로서 회로 결과에서의 소모되는 전력 소모량을 충분히 그리고 효과적으로 줄이는데 목표를 두고 있다. 벤치마크를 사용한 실험에서 우리는 제안한 방법을 사용하면, 기존의 순차적인 자원 공유와 전압 배정 적용 방식보다 $0.7\%-16\%$ 더 적은 전력 소모를 가짐을 알 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.05a
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• pp.690-692
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• 2012

This pape presents the efficient test data compression method considering test power dissipation in scan test of IP core. There are many researches about test data compression using scan slice selective encoding except power dissipation. We present the new algorithm that assigns the don't care value to be a minimal hamming distance between adjacent slices. Experimental results show that the power dissipation is reduced.