• 한국통신학회논문지
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• 제35권3C호
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• pp.302-313
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• 2010

본 논문에서는 3GPP(3rd Generation Partnership Project) LTE(Long Term Evolution) FDD(Frequency Division Duplexing)/TDD(Time Division Duplexing) 듀얼 모드 하향 링크 수신기의 초기 셀 탐색 (Initial Cell Search)을 위한 개선된 AGC (Automatic Gain Control) 구조 및 P-SCH (Primary Synchronization Channel) 검출 기법을 제안한다. 주파수 분할을 통하여 양방향 송수신되는 FDD 모드와 달리 TDD 모드에서는 상향링크(Uplink) 구간과 하향링크 구간이 시분할로 전송되기 때문에 일반적인 AGC 구조를 고려 시 TDD 모드에서는 AGC variation의 증가로 인한 P-SCH 검출 성능 열화를 유발하게 된다. 또한 주파수 옵셋 및 다중 경로 페이딩의 영향 역시 P-SCH 상관 과정에서의 상관 특성을 왜곡시켜 P-SCH 검출 성능 열화를 유발하게 된다. 따라서, 본 논문에서는 FDD 모드에서뿐 아니라, TDD 모드에서도 안정적인 동작을 보장함으로써 AGC 동작에 의한 P-SCH 검출 성능 열화를 최소화할 수 있는 AGC 구조를 제안하며, 또한 주파수 옵셋이 존재하는 환경 및 다중 경로 페이딩 환경에서의 상관 특성 열화로 인한 P-SCH 검출 성능 열화를 최소하기 위한 개선된 P-SCH 검출 기법도 제안한다. 다양한 환경에서 제안된 AGC 구조와 P-SCH 검출 기법의 성능 검증을 통해 제안된 방식이 FDD/TDD 듀얼 모드 하향 링크 수신기에서 안정적인 AGC 동작 및 P-SCH 검출 성능의 보장이 가능함을 입증하였다.

• 한국공간정보시스템학회 논문지
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• 제9권1호
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• pp.1-13
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• 2007

현재 무선 통신 기술과 위치 정보 기술의 발달은 다양한 위치 기반 서비스(LBS: Location Based Services)의 발전을 가져왔으며, 위치 기반 서비스에서 이동 객체의 미래 위치를 빠르게 예측하기 위한 미래 인덱스의 필요성이 높아지고 있다. 미래 인덱스와 관련한 대표적인 연구로써 도로 네트워크 환경에서 이동 객체의 과거 궤적 정보를 이용하여 신뢰성을 높인 확률 궤적 예측 기법이 연구되었다. 그러나, 이 기법은 장기간 미래 질의 시 방대한 미래 궤적 탐색 부하로 인해 예측 성능이 떨어지게 되며, 이 때문에 발생하는 빈번한 미래 궤적 갱신으로 인해 인덱스 유지비용이 매우 높아지게 된다. 따라서, 본 논문에서는 효율적인 장기간 미래 위치 예측을 위한 셀 기반의 미래 인덱싱 기법인 PCT-Tree(Probability Cell Trajectory-Tree)를 제시한다. PCT-Tree는 방대한 과거 궤적의 확률을 셀 단위로 재구성함으로써 인덱스 크기를 줄이고, 장기간 미래 질의의 예측 성능을 개선시킨다. 또한, 과거 궤적 정보를 이용하여 신뢰성있는 미래 궤적을 예측함으로써 미래 궤적 예측 오류에 따르는 통신비용과 미래 궤적 갱신으로 인한 인덱스 재구성 비용을 최소화 할 수 있다. 실험을 통해 도로 네트워크 환경에서 PCT-Tree가 기존 인덱싱 기법보다 장기간 미래 질의 성능이 우수함을 입증하였다.

• 한국멀티미디어학회논문지
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• 제15권1호
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• pp.81-86
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• 2012

본 논문은 하드웨어 곱셈 연산을 최적화 한 리프팅 기반의 9/7 웨이블릿 필터의 VLSI 구조를 제안한다. 제안하는 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기법과 달리 웨이블릿 계수에 패턴 탐색 기법의 Lef$\grave{e}$vre 알고리즘을 적용하였으며, MCM(Multiple constant multiplication)과 폴딩 방식을 9/7 DWT 필터에 적용하여 효율적으로 하드웨어 설계가 이루어 질수 있도록 제안하였다. 이러한 구조는 하드웨어 자원을 100% 활용하는 이점을 지니며, 이전의 성능에 비해 화질 열화 없이 단순한 하드웨어 구조, 속도, 면적, 전력소모 측면에서 효율적이다. 비교 실험을 위해 Verilog HDL을 통해 구현하였으며, $0.18{\mu}m$ CMOS 공정의 스탠다드 셀을 이용하여 합성하였다. 제안한 구조를 기존의 구조와 200MHz의 합성 타겟 클럭 주파수에서 비교하였을 때 면적, 전력소모 측면에서 60.1%, 44.1% 감소하였으며, 이를 통해 이전의 리프팅 기법에 비해 하드웨어 구현에 보다 최적화된 구조임을 보여준다.

• 한국정보과학회논문지:시스템및이론
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• 제31권10호
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• pp.593-602
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• 2004

정렬되지 않은 3차원 측정점들로부터 이들을 근사하는 표면을 재구성하는 방법을 제안하였다. 제안된 방법은 경계면 축소포장 방식에 의한 표면 재구성 방법(shrink-wrapped boundary face： SWBF) 으로, 측정점으로부터 경계셀과 경계면을 구해 초기 메쉬를 생성하고 이를 연속적으로 축소하는 방식에 의해 표면을 재구성한다. 제안된 방법은 기존의 표면 축소포장 방식의 메쉬 생성 방법의 문제점인 물체의 토폴로지에 대한 제약이 없이 어떠한 형태의 표면 재구성에도 적용이 가능하며, 기존 방법이 축소 단계에서 각 메쉬 정점에 대한 최단거리 측정점을 찾는 전역 탐색을 해야 하는데 비해 지역 탐색만으로 최적의 측정점을 찾을 수 있으므로 처리 시간 측면에서도 우월하다. 실험을 통해 제안된 표면 재구성 알고리즘이 측정점들간의 관계를 알 수 없는 정렬되지 않은 3차원 점들에 대한 표면 재구성에 매우 안정적이고 효과적임을 확인할 수 있었다.

• 정보과학회 논문지
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• 제44권6호
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• pp.573-580
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• 2017

최근 모바일 기기성능의 비약적인 향상에도 불구하고 아직 발열과 배터리의 한계로 인하여 PC 플랫폼에 비해 성능이 제한적이다. 따라서 고화질의 렌더링을 위하여 모바일 광선 추적 기술을 적용하는데 있어, 주 광선 계산은 래스터화 기반의 OpenGL ES 렌더링으로 대치한 후 이차 광선만을 추적하는 방법을 고려할 수 있다. 이 경우 전체 렌더링 과정에서 이차 광선의 추적 비용이 대부분의 시간을 차지하게 되는데, 본 논문에서는 이러한 문제를 해결하고자 동적인 장면 렌더링 시 응집성이 떨어지는 이차 광선의 탐색 성능을 개선하는 볼륨 격자 구조 방법을 제안한다. 이를 위해 가능한 모든 이차 광선을 정해진 적은 수의 샘플링 광선으로 모델링하여, 균일 격자 구조의 단점인 광선 추적 경로상의 모든 셀을 방문해야하는 문제를 완화하는 방법으로 격자 탐색의 성능을 향상시켰다. 또한 전체 렌더링 성능을 향상시키기 위하여 모바일 기기의 CPU와 GPU를 효과적으로 활용할 수 있는 하이브리드 렌더링 파이프라인을 제안한다.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.21-29
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• 2012

본 논문에서는 H.264/AVC 부호화기의 성능 향상을 위해 고성능 CAVLC 부호화기의 하드웨어 구조를 제안한다. 기존의 CAVLC 부호화기는 변환계수의 재정렬 과정이 포함되어 변환계수를 저장해야 할 버퍼와 버퍼제어를 위한 추가적인 사이클이 필요하므로 하드웨어 면적이 증가하고 불필요한 사이클이 수행된다. 제안한 CAVLC는 CAVLC의 파라미터 중에 Runbefore를 순방향 탐색기법으로 계산하고 그 외 파라미터들은 역방향 탐색기법으로 계산하여 변환계수의 재정렬 과정을 수행하지 않는다. 또한, 제안한 CAVLC 부호화기에 조기 종료 모드를 적용하고 2단 파이프라인 구조를 사용하여 CAVLC의 수행 사이클 수를 감소시켰다. 제안한 CAVLC 부호화기의 하드웨어 구조를 매그나칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성한 결과, 최대동작 주파수는 125MHz이며 게이트 수는 17k이다. 제안한 CAVLC 부호화기의 하드웨어 구조를 H.264/AVC 표준 참조 소프트웨어 JM13.2에서 추출한 데이터를 이용하여 테스트한 결과, $16{\times}16$ 매크로블록을 처리하는데 평균적으로 36.0사이클이 소요되어 기존의 CAVLC 부호화기보다 성능이 57.8% 향상됨을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.635-637
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 하드웨어 구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 813fps의 성능으로 처리할 수 있다.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.244-249
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• 2010

차세대 멀티 레벨 셀 플래시 메모리들을 위해 복잡도가 낮은 에러 정정 코드 구현에 대한 요구가 커지고 있다. 일반적으로 부 표현 (sub-expression) 들을 공유하는 것은 복잡도와 칩 면적을 줄이기 위한 효과적인 방법이다. 본 논문에서는 직렬 선형 귀환 쉬프트 레지스터 구조를 기반으로 부 표현들을 이용한 저 복잡도 m-비트 병렬 BCH 인코더 구현 방법을 제안한다. 또한, 부 표현들을 탐색하기 위한 일반화된 방법을 제시한다. 부 표현들은 패리티 생성을 위해 사용하는 행렬(생성 행렬, generator matrix)의 부 행렬 (sub-matrix)과 다른 변수들의 합과의 행렬 연산에 의해 표현된다. 부 표현들의 수는 개로 한정되며, 탐색된 부 표현들은 다른 병렬 BCH 인코더 구현을 위해 공유되어질 수 있다. 본 논문은 구현 과정에서 다수의 팬 아웃에 의해 발생하는 문제점(지연)의 해결이 아닌 복잡도(로직 사이즈) 감소에 그 목적이 있다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제21권1호
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• pp.76-81
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• 2015

최근 대용량 데이터의 분석을 위한 top-k 질의처리 알고리즘에 대한 관심이 고조되고 있다. 그러나 기존 top-k 질의처리 알고리즘은 효율적인 인덱스 구조를 제공하지 않기 때문에, 높은 탐색 비용을 야기하며, 아울러 다양한 질의 유형을 지원하지 못하는 문제점이 존재한다. 이러한 문제점을 해결하기 위해, 본 논문에서는 그리드 인덱스 기반 뷰 선택 기법을 이용한 top-k 질의처리 알고리즘을 제안한다. 제안하는 기법은 그리드 인덱스 기반의 뷰 선택 기법을 통해 주어진 질의 영역에 대하여 최소한의 그리드 셀만을 탐색함으로써 질의처리 시간을 감소시킨다. 마지막으로, 성능 평가를 통해 제안하는 top-k 질의처리 알고리즘이 기존 알고리즘에 비해 질의처리 시간 및 질의 결과 정확도 측면에서 우수함을 나타낸다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.45-53
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• 2007

본 논문에서는 실시간 HD급 영상($1920{\times}1080@30fps$) 처리를 위한 효율적인 CAVLC (Context-based Adaptive Variable Length Code) 부호화기의 하드웨어 구조를 제안한다. 기존에 제안되었던 CAVLC 하드웨어 구조들은 CAVLC 부호화를 위해 필요한 $4{\times}4$ 블록내의 정보들을 구하기 위해서 16개의 계수들을 모두 탐색하면서 zigzag scanning을 하였다. 그러나 zigzag 방향으로 정렬 된 계수들 중 '0'이 아닌 마지막 계수 이후에 존재하는 '0'의 열은 CAVLC 부호화를 하는데 있어 불필요한 계수들이다. 본 논문에서는 이러한 불필요한 연산을 줄이기 위해서 계수 위치 탐색 기법과 레벨 순차 정렬 기법을 제안한다. 제안된 구조를 적용하여 실험한 결과, 하나의 매크로블록을 처리하는 평균 클럭 수(Cycles/MB)는 기존 방식보다 약 23%가 줄었다. 제안된 CAVLC 하드웨어 구조는 Verilog HDL을 사용하여 하드웨어로 설계 및 검증되었다. 0.18um 표준 셀 라이브러리로 합성한 결과 16.3k 게이트를 가졌고, HD급($1920{\times}1080@30fps$) 영상을 기준으로 했을 경우 81MHz에서 동작할 수 있음을 확인하였다.