• Title/Summary/Keyword: 설계 오류

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A new digital signature scheme secure against fault attacks (오류 주입 공격에 안전한 전자서명 대응법)

  • Kim, Tae-Won;Kim, Tae-Hyun;Hong, Seok-Hie;Park, Young-Ho
    • Journal of the Korea Institute of Information Security & Cryptology
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    • v.22 no.3
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    • pp.515-524
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    • 2012
  • Fault attacks are a powerful side channel analysis extracting secret information by analyzing the result after injecting faults physically during the implementation of a cryptographic algorithm. First, this paper analyses vulnerable points of existing Digital Signature Algorithm (DSA) schemes secure against fault attacks. Then we propose a new signature algorithm immune to all fault attacks. The proposed DSA scheme is designed to signature by using two nonce and an error diffusion method.

Fault Management Design Verification Test for Electrical Power Subsystem and Attitude and Orbit Control Subsystem of Low Earth Orbit Satellite (저궤도위성의 전력계 및 자세제어계 고장 관리 설계 검증시험)

  • Lee, Sang-Rok;Jeon, Hyeon-Jin;Jeon, Moon-Jin;Lim, Seong-Bin
    • Aerospace Engineering and Technology
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    • v.12 no.2
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    • pp.14-23
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    • 2013
  • Fault management design of the satellite describes preparations for failures which can occur during operational phase. Fault management design contains detection and isolation function of anomaly, and also it contains function to maintain the satellite in safe condition until the ground station finds out a cause of failure and takes a countermeasure. Unlike normal operation, safing operation is automatically performed by Power Control and Distribution Unit and Integrated Bus Management Unit which loads Flight Software without intervention of ground station. Since fault management operation is automatical, fault management logic and functionality of relevant hardware should be thoroughly checked during ground test phase, and error which is similar to actual should be carefully applied without damage. Verification test for fault management design is conducted for various subsystems of satellite. In this paper, we show the design process of fault management design verification test for Electrical Power Subsystem and Attitude and Orbit Control Subsystem of Low Earth Orbit satellite flight model and the test results.

A preliminary study on the development of human error analysis and application technology in Korean nuclear power plants (원자력발전소의 인적오류분석 및 응용기술개발 방향 정립에 관한 연구)

  • 이정운;박근욱
    • Proceedings of the ESK Conference
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    • 1993.10a
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    • pp.89-99
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    • 1993
  • 원자력발전소 고장 및 불시정지 사례의 상당수가 시스템과 연계되어 인간에 의해 수행되는 운전, 유지보수, 관리와 관련된 인적오류에 기인하는 것으로 알려져 있다. 이러한 인적오류는 원자력발전소의 안전성과 효율성의 유지에 중요한 변수로 작용하며 불시정지에 의한 경제적 손실과 사회적 충격을 초래 하게 된다. 특히, 국내 원자력발전소가 외국설계라는 점과 인적요인에 대한 체계적인 평가가 이루어 지 지 않은 상태에서 운영중인 것을 감안하면, 인적요인의 국가별 차이에서 발생가능한 인적오류 유발요인 이 상존하고 있다고 할 수 있다. 이러한 인적오류의 중요성에 비해 국내 원자력 발전소의 인적오류에 대 한 연구는 지금까지 활발히 이루어지지 않고 있다. 본 연구에서는, 국내 원자력발전소에서 발생하는 인적 오류의 분석과 그 분석결과를 응용하기 위한 기술개발의 첫단계로, 기존 국외의 인적오류연구방법론 비교 분석, 국내 원전의 인적오류 발생현황 및 관련보고체계 분석, 등을 수행하여 국내 원자력발전소의 인적오류 분석 및 응용기술개발을 위한 연구개발 방향을 정립하였다. 기존 국외의 인적오류연구방법론 비교분석에서는, 인적오류에 대한 연구를 그 접근 방식에 따라 관리적 접근방식, 정량적 접근방식, 정성적 접근방식의 세가지로 분류하여, 각 접근방식에 대한 분석대상, 분석방식, 수행목적 등, 각 접근방식의 특징과 이에따른 실효성을 분석하였다. 그리고, 국내 원전의 인적오류 발생현황 및 관련보고체계분석에서는, 국내 원자력발전소에서 발생한 고장/정지 사건이 내포하고 있는 인적오류의 주요 형태를 파악하였으며, 또한, 인적오류연구 수행에 필수적인 인적오류사례원으로서 국내 원전에서의 인적오류 관련 보고체계에 대한 운용현황을 파악하고 그 유용성을 조사하였다. 이러한 연구를 통하여, 국내에 적용가능한 인적오류 분석기술개발 추진을 위한 제약 조건과 이러한 제약조건을 극복하고 인적오류 분석기술 수준을 향상시키기 위한 필요충분조건을 파악하였으며, 이 필요충분조건을 고려하여 인적오류 분석기법개발, 인적 오류 사례전파 및 자료관리 기술개발, 인적오류 사례수집 기술개발, 등을 주요 골자로 하는 인적오류 분석기술개발의 기본 방향을 설정하였다. 이와 아울러, 오류사례의 수집, 상세분석, 자료의 저장 및 응용을 위한 hardware 및 software 환경을 체계화하였다.

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국내 원전 발전정지사례 분석정보 제공시스템 사용자 인터페이스 설계

  • 이정운;박근옥;서상문
    • Proceedings of the Korean Nuclear Society Conference
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    • 1995.10a
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    • pp.300-305
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    • 1995
  • 국내 원자력발전소의 발전정지사례를 분석하여 얻을 수 있는 인적오류의 개입여부, 인적오류 발생에 기여한 문제점, 발전정지 발생의 원인, 발전정지의 발생과정 등의 정보를 데이타베이스화하여 제공하는 국내 원전 발전정지사례 분석정보 제공시스템의 사용자 인터페이스를 설계하였다. 정보분석을 통하여 발전소 일반정보, 발전정지 사례별 정보, 발전정지 추이분석 정보로 대분하고, 이중 발전소 일반정보, 발전정지 사례별 정보에 대해 상세정보를 출력하는 사용자 인터페이스를 설계하였다.

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The Error Detection Method through Specification Analysis (명세서 분석을 통한 오류 검출방안)

  • Choi Shin-Hyeong;Han Kun-Hee
    • Proceedings of the KAIS Fall Conference
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    • 2004.11a
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    • pp.185-187
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    • 2004
  • 소프트웨어를 개발할 때 작성되는 명세서들은 개별특성으로 인해 연속적인 자동화가 이루어지지 않으며, 소프트웨어 감리에서도 많은 불일치 항목이 발견된다. 본 논문에서는 분석 및 설계단계에서 작성되는 명세서간 불일치를 검출하기 위해 시스템 개발과정에 대해 실시한 감리결과 보고서를 분석하여 불일치가 발생하는 연관된 명세서를 내용별로 분류하고, 이를 바탕으로 분석, 설계, 테스트 단계별로 사용되는 명세서간 불일치 추출방안을 제안한다. 이를 이용하면, 분석 및 설계단계에서 작성되는 명세서의 오류를 줄임으로써 최종산출물인 소프트웨어에 대한 품질을 향상시킬 수 있다.

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Design and Reduction of Check Bits of Single Error Correcting Code (단일 오류정정부호의 설계와 검사어 압축)

  • Cho, Sung-Jin;Hwang, Yoon-Hee
    • Proceedings of the Korea Information Processing Society Conference
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    • 2004.05a
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    • pp.1209-1212
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    • 2004
  • 현대사회에서 정보 전달의 중요성이 강조되면서 부호이론에 대한 연구가 빠른 속도로 진척되었다. 따라서 잡음이 있는 통신로를 통하여 정보를 전송하고자 할 때 발생하는 오류를 정정하는 오류정정부호 장치가 필요하게 되었다. 본 논문에서는 특별한 행렬을 이용하여 보내고자 하는 정보를 단일 오류정정 부호로 부호화, 복호화하고, 또 부호화과정에서 검사어를 압축하는 방법을 고안한 것이다.

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Efficient Decoding Algorithm of 5-error-correcting(31, 21) RS Code and VHDL Simulation (5중 오류정정(31, 21) RS 부호의 효율적인 복호 알고리즘과 VHDL 시뮬레이션)

  • 강경식
    • Journal of the Korea Institute of Information Security & Cryptology
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    • v.8 no.2
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    • pp.93-106
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    • 1998
  • RS부호의 복호 기법은 전체 통신 시스템의 성능 및 복잡도에 큰 영향을 미친다. 지금까지 RS부호의 복호 기법은 다양한 방법에 있으나Euclid알고리즘과 변환복호기법을 이용한 복호 기법은 오류정정능력이 큰 복호 기법으로 널리 적용되고 있다. 본 논문에서는 오류정정능력이 5이상인 RS부호의 복호 알고리즘에 적용될 수 있는 효율적인 복호 알고리즘을 제시하고, 이를 이용하여 5중 오류 정정(31, 21)RS 부호기 및 복호기를 설계하고VHDL을 사용한 컴퓨터 시뮬레션을 통해서 그 타당성을 검증하였다.

Design of RS Encoder/Decoder using Modified Euclid algorithm (수정된 유클리드 알고리즘을 이용한 RS부호화기/복호화기 설계)

  • Park Jong-Tae
    • Journal of the Korea Institute of Information and Communication Engineering
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    • v.8 no.7
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    • pp.1506-1511
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    • 2004
  • The error control of digital transmission system is a very important subject because of the noise effects, which is very sensitive to transmission performance of the digital communication system It employs a modified Euclid's algorithm to compute the error-location polynomial and error-magnitude polynomial of input data. The circuit size is reduced by selecting the Modified Euclid's Algorithm with one Euclid Cell of mutual operation. And the operation speed of Decoder is improved by using ROM and parallel structure. The proposed Encoder and Decoder are simulated with ModelSim and Active-HDL and synthesized with Synopsys. We can see that this chip is implemented on Xilinx Virtex2 XC2V3000. A share of slice is 28%. nut speed of this paper is 45Mhz.

A Study on CGI based Architecture for Executing Core Design Code on Web Environment (웹 환경에서 노심설계코드를 실행하기 위한 CGI 기반 아키텍처 연구)

  • Moon, So-Young;Jung, Young-Suk;Kim, Hyung-Jin;Seo, Chae-Yeon;Kim, R. YoungChul
    • Proceedings of the Korea Information Processing Society Conference
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    • 2010.11a
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    • pp.348-349
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    • 2010
  • 기존의 노심설계코드는 UNIX 시스템에 구현되어 있기 때문에 설계자가 입력 생성, 코드 실행, 결과 처리/분석 등의 모든 업무를 텍스트 형태로 작업을 수행해야 한다. 이 방법은 문법 오류 및 실행 오류와 같은 인적 오류를 범할 수 있는 문제가 있다. 본 논문에서는 이 문제를 해결하기 위해서 웹 환경에서 노심설계코드를 자동 실행하기 위한 아키텍처를 제안한다. 제안한 아키텍처는 노심설계코드를 직접 처리하는 CGI 프로그램과 WAS를 연동하여 웹에서 모니터링이 가능하다. 즉, CGI 프로그램은 실시간으로 WAS의 명령을 백그라운드로 실행하고, WAS는 CGI 프로그램의 수행 결과를 웹에서 모니터링 한다. 적용사례로써 제안한 방법으로 원자력발전소의 노심설계코드 프로그램을 수행시켜 실효성을 확인한다.

Analysis of Design Error in Windows Update and Automatic Updates, and the Solutions (Windows Update 및 Automatic Updates의 설계 오류 분석 및 해결 방안)

  • Kim, Yun-Ju;Yun, Young-Tae;Kang, Sung-Moon
    • Convergence Security Journal
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    • v.6 no.3
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    • pp.107-115
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    • 2006
  • It discovered a design error from the module to search required installing security patch of Windows Update and Automatic Updates that Microsoft supports it to install security patch easily and quickly. It explains and tests security patch-disguise attack by this error. Security patch-disguise attack is to maintains a vulnerability and to be not searched the security patch simultaneously. Also it composes an attack scenario. Is like that, it proposes the method which solves an design error of the module to search required installing security patch.

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