• Journal of the Korea Computer Industry Society
• /
• v.2 no.9
• /
• pp.1183-1190
• /
• 2001

In this paper, it used a different pipeline method from conventional method which is encoding the video signal of analog with digital. It designed with pipeline structure of 4 phases as the pixel clock ratio of the whole operation of the encoder, and secured the stable operational timing of the each sub-blocks, it was visible the effect which reduces a gate possibility as designing by the ROM table or the shift and adder method which is not used a multiplication flag method of case existing of multiplication of the fixed coefficient. The designed encoder shared with the each sub-block and it designed the FPGA using MAX+PLUS2 with VHDL.

• Proceedings of the KIPE Conference
• /
• 2010.07a
• /
• pp.462-463
• /
• 2010

기존의 EMI 필터 설계 방식은 많은 가정을 전제로 설계되어 다양한 종류의 컨버터에 적용하기 어렵고, 특정 컨버터에만 적용할 수 있는 문제점이 있다. 이를 해결하기 위해 본 논문에서는 측정 대상 시료의 노이즈 원과 노이즈 소스 임피던스를 등가회로로 모델링한 후 EMI 필터에 사용되는 소자의 임피던스 모델을 이용하여 노이즈 소스 임피던스를 유추한다. 이를 이용하여 모든 컨버터에 적용될 수 있는 EMI 필터 설계 방법을 제시한다. 최종적으로 각 단계에서 실제 측정 결과 및 모의실험 결과를 제시하여 제안 방식의 타당성 및 유용성을 검증하였다.

• Annual Conference of KIPS
• /
• 2000.10a
• /
• pp.535-538
• /
• 2000

본 연구는 점차로 늘어가고 있는 설계 패턴의 효율적인 관리와 재사용을 위하여 패싯 방식을 이용한 패턴 분류와 검색 방법을 제안하고 이를 UML 다이어그램으로 나타낼 수 있도록 설계 구현하였다. 재사용 가능한 설계 패턴은 기본적인 특성을 기준으로 영역별로 라이브러리에 저장하고 각 패턴의 특성을 표현하기 위하여 패싯과 항목을 설정하였다. 또한 모든 패턴의 패싯 항목에 대해 유사성을 측정하여 관련 패턴을 찾을 수 있도록 하였으며, 패턴 분류 체계에 따라 패턴을 추가.갱신함으로써 적절한 경험을 자동화된 방식으로 제공할 수 있도록 하였다. 제안한 분류 방식은 검색 결과 Gamma의 분류방법을 사용했을 때 보다 질의 작성이 간단하고 관련 패턴을 쉽게 찾을 수 있어 재사용에 용이하며 이를 UML 다이어그램으로 표현할 수 있다.

• Journal of Korea Technology Innovation Society
• /
• v.7 no.2
• /
• pp.441-458
• /
• 2004

이동망의 착신접속서비스는 각국에서 bottleneck 서비스로 인식하고 규제당국에서 원가에 근거하여 규제하고 있다. 원가에 의한 규제 방식으로 과거에는 회계자료를 근거로 한 역사적 원가가 사용되어 왔으나 최근에는 유선망의 경우처럼 bottom-up 방식의 장기증분원가(Long Run Incremental Cost ： LRIC)를 적용하는 사례가 증가하고 있다. LUC를 산정하기 위해서는 공학적인 기준에 따라 이동망을 설계하여 정확한 망 구성요소별 소요량을 측정하고 이를 투자비로 전환하는 작업이 필요하다. 유선망의 경우는 LRIC산정을 위한 망 설계방법론이 비교적 잘 확립되어 있으나, 이동망의 경우는 망 설계 및 망 구성요소별 소요량 산정방법론에 대한 연구가 부족한 실정이다. 본 고에서는bottom-up방식의 이동망 LRIC산정관련 해외 사례를 살펴보고 국내 실정에 적합한 이동망 설계 방법과 망 구성 요소별 소요량 산정 방법론을 제시해보고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2019.05a
• /
• pp.129-132
• /
• 2019

This paper explains the design idea of a multi-Hop network for LoRaWAN. First, the existing LoRaWAN communication method(Single-Hop) will be described based on the standard specification. It then discusses technical considerations when converting from LoRaWAN to a multi-hop network. Finally, we introduce our ideas in this paper.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.38 no.4
• /
• pp.35-35
• /
• 2001

디지털 통신시스템의 오류정정을 위한 길쌈부호의 대표적인 복호방식인 비터비 복호기는 사용되는 시스템의 사양에 따라서 그리고 복호기의 복호 아키텍처에 따라서 다양한 방식으로 설계할 수 있다. 본 논문에서는 이러한 다양한 설계방법들 중에서 가장 효율적인 복호기의 설계구조를 결정해서 자동으로 원하는 사양에 맞는 비터비 복호기의 VHDL 모델을 생성해내는 자동생성기를 제시한다. 자동생성된 VHDL 모델을 이용하면 설계 초기단계에서 필요한 시간을 단축시킬 수 있다. 자동생성기는 설계영역 내에서 복호기의 설계크기와 복호속도를 비교해서 여러 가지 설계 아키텍처들 중에서 가장 최적인 것으로 판단되는 설계사양을 결정할 수 있다.

• Proceedings of the Korea Database Society Conference
• /
• 2002.10a
• /
• pp.456-462
• /
• 2002

본 논문은 은행에서 사용하던 기존 Stream 기반 전문데이터 교환 방식에서 인터넷 뱅킹 시스템 환경의 XML 기반 전문데이터 교환 방식으로의 전환을 통해서 시스템의 성능을 개선하고 구조화된 데이터의 활용을 통해 재사용성과 관리 효율을 획기적으로 향상시킨 개선방안을 제시하고 있다. 기존 스트림 구조의 XML 프레임으로의 설계와 이의 실시간 활용으로 한층 더 지능화된 시스템으로 설계 및 구현하는 방식을 제시하고 있다.

• Proceedings of the KIEE Conference
• /
• 2007.11a
• /
• pp.118-119
• /
• 2007

TWO-CHANNEL방식의 디지털 광센서는 I2C의 출력을 가지고 있다. 하나의 CMOS집적회로에 포토다이오드와 기존의 아날로그-디지털 변환기(ADC)로 구성되어 있었던 방식과는 달리 2개의 비교기(Comparotor)로 2개의 채널을 형성하게 된다. 인간의 눈과 비슷한 반응을 얻기 위해 16-bit의 유효 범위를 갖는다. 이 광센서는 광원의 넓은 파장에 적합하게 설계 되었다.

• Proceedings of the KIPE Conference
• /
• 2014.11a
• /
• pp.62-63
• /
• 2014

전력용 변압기에서 강제송유 냉각방식을 채택할 경우 절연유 강제 순환을 위한 펌프가 필요한데, 매 설계 시 마다 유동해석 혹은 설계 프로그램을 통해 펌프를 선정하게 되면 상당한 시간이 소요된다. 이러한 시간적 손실을 줄이고자 유동해석 및 유체 이론에 근거하여 간단하게 엑셀 시트로 프로그램화 하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.43 no.1 s.343
• /
• pp.27-36
• /
• 2006

Conventional delay-insensitive (DI) data encodings usually require 2N+1 wires for transferring N-bit. To reduce complexity and power dissipation of wires in designing a large scaled chip, an encoder and a decoder circuits, where N-bit data transfer can be peformed with only N+l wires, are proposed. These circuits are based on a quasi delay-insensitive (QDI) model and designed by using current-mode multiple valued logic (CMMVL). The effectiveness of the proposed data transfer mechanism is validated by comparisons with conventional data transfer mechanisms using dual-rail and 1-of-4 encodings through simulation at the 0.25 um CMOS technology. In general, simulation results with wire lengths of 4 mm or larger show that the CMMVL scheme significantly reduces delay-power product ($D{\ast}P$) values of the dual-rail encoding with data rate of 5 MHz or more and the 1-of-4 encoding with data rate of 18 MHz or more. In addition, simulation results using the buffer-inserted dual-rail and 1-of-4 encodings for high performance with the wire length of 10 mm and 32-bit data demonstrate that the proposed CMMVL scheme reduces the D*P values of the dual-rail encoding with data rate of 4 MHz or more and 1-of-4 encoding with data rate of 25 MHz or more by up to $57.7\%\;and\;17.9\%,$ respectively.