• Proceedings of the Korean Information Science Society Conference
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• 2004.04b
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• pp.349-351
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• 2004

STATEMATE는 Statecharts로 시스템의 행위를 설계하는 도구이다. 근래 들어. STATEMATE MAGNUM은 설계 뿐 아니라 모델체킹을 이용한 정형검증의 기능을 가지고 있다. 모델체킹은 상태 기반의 설계명세 된 시스템을 시제 논리로 그 요구 명세를 기술하여 설계명세가 요구명세를 만족시키는지를 검증하게 된다. 하지만 설계명세가 큰 경우, 모델체킹 시 상태폭발을 일으켜 시스템을 검증하지 못하게 한다. 모델체킹의 상태 폭발을 줄이기 위해서는 기본적으로 모델체커의 알고리즘을 개선시키거나, 모델을 추상화시킨다. 본 연구에서는 모델을 추상화시키더라도 검증 결과에는 별 영향을 주지 않는 부분을 추상화하고, 검증 결과에 직접 적인 영향을 주는 부분을 상세 명세하는 기법을 적용하여 실시간 운영체제의 코드를 어떻게 검증을 하는지를 보여준다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.22-24
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• 2001

내장형 시스템은 산업 전반에 다양한 방법으로 응용되고 있다. 하지만 항공 분야나 원자력 분야의 내장형 시스템은 안정성과 신뢰성이 절대적으로 보장되어야 하는 시스템으로 피 설계부터 구현에 이르기까지 다양한 방법으로 검사되고 검증되어야 한다. 본 논문에서는 내장형 시스템의 통합설계를 위한 기반으로 하드웨어 설계 언어인 Verilog를 입력 언어로 받아들여 이를 정형검증 도구인 VIS를 통하여 검증한 다음 이를 바로 구현하는 방법론 및 예를 보이고자 한다. 이러한 방법을 통해 내장형 시스템의 안정성과 신뢰성의 수준을 향상시키고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2021.10a
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• pp.305-306
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• 2021

It has been designed very complex that gathering system for various sending data. Therefore it is very important that verification process of these functions. In this paper we design of integrated verification process for sensing data gathering system.

• Proceedings of the KAIS Fall Conference
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• 2010.05a
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• pp.357-359
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• 2010

본 논문에서는 논리 설계를 위해서 I-ROB 3000이라는 로봇 키트를 사용하여 논리 설계를 검증하였다. 이 검증에는 iRoV-Lab 3000의 장착된 로봇 모듈인 FPA 모듈,Stepper Motor 모듈,적외선 송수신센서 모듈, 카메라 모듈,RF 모듈 LED,TEXT LCD, 7-segment를 제어하기 위한 FPGA를 사용하며,FPGA설계를 위해 Schematic Design 또는HDL에 대해 연구한다.로봇 설계 시스템의 내부구조를 이해하고 개발환경을 구축할수 있다. 로봇의 구성요소와 각각의 구성요소(Sensor 모듈,display 모듈, Stepper Motor 모듈,RF 모듈)의 동작 원리를 개발한다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.520-522
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• 2002

SoC 설계의 검증 비용이 전체 설계 비용의 70%를 차지한다. 이런 검증을 위한 노력과 시간을 줄이기 위해서는 SoC 설계 검증 수준을 시그널 수준 또는 사이클 수준에서 트랜잭션 수준으로 높여야 할 필요성이 있으며, 또한 그렇게 하는 것이 바람직하다. 이 논문은 IP의 인터페이스를 통해 수행되는 트랜잭션을 사이란 수준에서 기술하는 트랜잭션 중심의 인터페이스 기술 언어로부터 트랜잭션 모니터 모듈을 생성하는 방법을 제시한다. 트랜잭션 모니터모듈은 시뮬레이션을 통한 검증에 파형을 통한 결과의 관찰대신, 트랜잭션 단위의 결과의 관찰을 가능하게 함으로써 검증시간을 줄이는데 공헌할 것으로 기대된다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 2003.12a
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• pp.533-537
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• 2003

보안 시스템의 안전성을 분석하기 위해서는, 정형적 방법론을 사용하여 보안 시스템에 대한 이론적인 수학적 모델을 정형적으로 설계하고, 보안 속성을 정확히 기술해야만 한다. 본 논문에서는 보안 시스템의 안전성을 검증하기 위한 보안모델의 구성요소와 안전성 검증방법을 설명한다. 그리고 보안모델을 설계하고 안전성을 분석하기 위한 SEW(Safety Evaluation Workshop)의 전체 구조와 SPR(Safety Problem Resolver) 정형검증도구의 검증방법 및 기능에 대해 소개하고자 한다.

• Journal of the Institute of Convergence Signal Processing
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• v.10 no.4
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• pp.274-279
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• 2009

The flow of a universal system-level design methodology consists of system specification, system-level hardware/software partitioning, co-design, co-verification using virtual or physical prototype, and system integration. In this paper, verification environments based-on SystemVerilog and SystemC, one is native-code co-verification environment which makes prompt functional verification possible and another is SystemVerilog layered testbench which makes clock-level verification possible, are implemented. In native-code co-verification, HW and SW parts of SoC are respectively designed with SystemVerilog and SystemC after HW/SW partitioning using SystemC, then the functional interaction between HW and SW parts is carried out as one simulation process. SystemVerilog layered testbench is a verification environment including corner case test of DUT through the randomly generated test-vector. We adopt SystemC to design a component of verification environment which has multiple inheritance, and we combine SystemC design unit with the SystemVerilog layered testbench using SystemVerilog DPI and ModelSim macro. As multiple inheritance is useful for creating class types that combine the properties of two or more class types, the design of verification environment adopting SystemC in this paper can increase the code reusability.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.2
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• pp.106-114
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• 2010

We proposed an unified design methodology and verification platform for giga-scale System on Chip (SoC). According to the growth of VLSI integration, the existing RTL design methodology has a limitation of a production gap because a design complexity increases. A verification methodology need an evolution to overcome a verification gap. The proposed platform includes a high level synthesis, and we develop a power-aware verification platform for low power design and verification automation using it's results. We developed a verification automation and power-aware verification methodology based on control and data flow graph (CDFG) and an abstract level language and RTL. The verification platform includes self-checking and the coverage driven verification methodology. Especially, the number of the random vector decreases minimum 5.75 times with the constrained random vector algorithm which is developed for the power-aware verification. This platform can verify a low power design with a general logic simulator using a power and power cell modeling method. This unified design and verification platform allow automatically to verify, design and synthesis the giga-scale design from the system level to RTL level in the whole design flow.

• Proceedings of the Korean Society of Propulsion Engineers Conference
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• 1999.10a
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• pp.5-5
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• 1999

3단형 과학로켓(KSR-III)의 기본형 및 응용형에 공통으로 사용되는 주엔진은 액체산소를 산화제로, 케로신을 연료로 사용하는 액체추진기관이다. 엔진 기본설계를 통하여 로켓 임무 요구사항에 부합되도록 엔진 각 부분의 기본제원을 설정하였고, 엔진의 형상을 결정하였다. 설계된 엔진의 성능검증 작업은 분사시험용 엔진, 축소형 엔진, 엔지니어링 모델 및 비행시험모델의 설계/제작/시험을 통하여 순차적으로 수행할 계획이다. 본 연구는 3단형 과학로켓 엔진의 기본설계 및 성능검증 계획에 관한 것이다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.43-45
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• 2001

본 논문에서는 MPEG 비디오 코어 프로파일 디코더 ASIC 상위 구조 설계를 시스템 수준에서 검증하는 기법을 제시한다. 상위 구조 설계는 RISC 프로세서와 펌웨어 그리고 일반 로직이 병존하는 혼합형 구조라는 것과 설계의 상위 단계라는 특징을 가지고 있기 때문에 Verilog HDL과 CSIM 모델 두 가지 모델이 혼합되어 있다. 통합 환경은 C 언어를 이용한 하드웨어 모델링 기법과 PLI를 통한 프로그래밍 언어와 Verilog의 통합 방법을 이용하여 설계 단계에서 각 블록의 특성에 가장 적합한 모델을 이용하여 동작 검증이 가능하도록 하였다.