• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.05a
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• pp.762-765
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• 2013

This paper analyzed the change of subthreshold current for gate oxide thickness of double gate(DG) MOSFET. Poisson's equation had been used to analyze the potential distribution in channel, and Gaussian function had been used as carrier distribution. The potential distribution was obtained as the analytical function of channel dimension, using the boundary condition. The subthreshold current had been analyzed for gate oxide thickness, and projected range and standard projected deviation of Gaussian function. Since this analytical potential model was verified in the previous papers, we used this model to analyze the subthreshold current. Resultly, we know the subthreshold current was influenced on parameters of Gaussian function and gate oxide thickness for DGMOSFET.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.2
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• pp.425-430
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• 2014

This paper analyzed the change of subthreshold current for gate oxide thickness of double gate(DG) MOSFET. Poisson's equation had been used to analyze the potential distribution in channel, and Gaussian function had been used as carrier distribution. The potential distribution was obtained as the analytical function of channel dimension, using the boundary condition. The subthreshold current had been analyzed for gate oxide thickness, and projected range and standard projected deviation of Gaussian function. Since this analytical potential model was verified in the previous papers, we used this model to analyze the subthreshold current. Resultly, analytical model showed that subthreshold current was influenced by parameters of Gaussian function and gate oxide thickness of DGMOSFET.

• Journal of the Korean Crystal Growth and Crystal Technology
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• v.9 no.5
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• pp.521-526
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• 1999

It was investigated that traps were generated inside of the oxide and at the oxide interfaces by the stress bias voltage. The charge state of the traps can easily be changed by application of low voltage after the stress high voltage. It determined to the relative traps locations inside the oxides ranges from 113.4$\AA$to 814$\AA$ with capacitor areas of $10^{-3}{$\mid$textrm}{cm}^2$. The traps are charged near the cathode with negative charge and charged near the anode with positive charge. The oxide charge state of traps generated by the stress high voltage contain either a positive or a negative charge.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2002.05a
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• pp.206-209
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• 2002

본 논문에서는 폴리실리콘의 재결정화 공정에서 발생하기 쉬운 폴리실리콘의 엉김현상, 슬립, 부분적인 실리콘 기판의 녹음현상 등을 방지하기 위한 방법을 제시한다. 그리고 재결정화 된 박막의 질을 향상시키기 위한 폴리실리콘과 보호 산화막(capping oxide)의 두께 변화에 따른 실험 결과를 살펴본다. 폴리실리콘의 엉김현상은 매몰 산화막(buried oxide)과 액체 상태의 실리콘 사이의 wetting angle과 관계되는데, 이를-방지하기 위해서는 재결정화할 폴리실리콘과 산화막의 계면에 질소를 주입시켜주면 되는데, 이는 재결정화할 시료를 암모니아 가스 분위기에서 열처리를 통하여 해결할 수 있다. 그러고 실러콘 기판의 국부적 녹음 현상 및 슬립은 실리콘 기판의 윗면을 mechanical damage에 의해서 약 $20{\mu}m$ 정도의 거칠기를 가지도록 하면 이러한 현상을 방지할 수 있다. 그러고 폴리실리콘이 재결정활 될 때 부피의 변화가 발생하며, 이로 인하여 재결정화된 박막의 두께는 위치에 따라 변화한다. 재결정화된 박막 두께의 균일도를 유지하기 위해서는 재결정화할 폴리실리콘 두께의 3배 이상이 되는 보호 산화막을 사용하였을 때 원하는 균일도를 얻을 수 있었다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2018.06a
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• pp.66.2-66.2
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• 2018

금속의 양극산화 공정(anodizing)은 전해질 내 금속에 인위적으로 전위를 가해 금속 표면에 얇은 산화막(oxide layer)을 형성하여 금속의 내식성, 내마모성을 증가시키는 공정이다. 타이타늄은 가볍고 단단하여 산업분야에 유용하게 사용되며 이와 같은 양극산화 공정을 통해 내식성, 내마모성을 크게 높일 수 있다. 본 연구에서는 항공기 부품용 타이타늄의 최적 양극산화 조건을 찾기 위해 전압의 파형, 전해액의 조성에 따라 양극산화 실험을 진행하였다. SEM, AFM, EDS, 분광측색계, 색채색차계 등을 이용하여 각 조건에 해당하는 타이타늄의 산화막($Tio_2$)의 두께, crack 형태, pore 형태, 균일도, 표면 조도, 내전압, 색 수치를 분석하였다. 그 결과 전압 DC 140 V, 주성분이 KOH $Na_3PO_4{\cdot}12H_2O$인 전해액으로 이루어진 양극산화 조건에서 가장 균일하고 색 재현성이 우수한 타이타늄의 산화막($Tio_2$)을 형성하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2015.11a
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• pp.155-155
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• 2015

메모리 반도체의 지속적인 scale down을 위해서는 고유전 산화막을 이용한 등가산화막두께(EOT) 스케일링이 이뤄져야 한다. 특히, DRAM의 커패시터의 경우, EOT scaling을 위한 신 물질 및 공정개발이 지연되면서 전극과 유전체 사이의 계면특성 개선, 또는 기존에 사용하던 물질을 지속적으로 사용할 수 있는 방안에 대한 필요성이 대두되고 있다. 본 발표에서는 DRAM 커패시터 소재 개발이 겪고 있는 어려움에 대해 소개하고 기존에 반도체 라인에서 사용하고 있는 물질들을 조합한 다성분계 산화막을 이용하여 EOT 0.5 nm를 구현하기 위한 연구 결과에 대해 보고한다. 또한 앞으로 지속적인 커패시터 유전체 개발을 위해 관심을 갖고 수행해야 하는 연구에 대해 함께 다룬다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 1999.05a
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• pp.477-480
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• 1999

III-V족 화합물 반도체인 p-CaP의 자연산화막윽 30% $H_2O$$_2$용액 내에서 화학적인 이온반응을 통한 전기분해의 원리를 이용한 양극산화방법으로 형성하여 그 성장률과 광학적성질을 조사하였다. GaP자연산화막의 형성은 산소의 확산과정으로 이루어지며, 양측산화 막의 두께는 산화시간과 인가전압에 대하 여 선형적으로 비례하여 증가하였다. 자연산화막의 표면은 전자현미경으로 산화막의 두게는 파장이 6328$\AA$인 Ellipsometer를 사용하여 측정하였다. 광학적 성질은 적외선 영역에서의 광흡수 특성은 퓨리에 적외선 분광기로 측정하였으며 XRD 로 전압과 시간에 따른 산화막에 조성과 결정면을 알아보았다. 산화막의 형성방법과 형성조건에 따른 GaP 자연산화막의 절연막으로 이용하여 산화막에 조성에 따른 MOS 다이오드로서의 이용 가능성을 조사하였다.

• Proceedings of the KIEE Conference
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• 1999.07d
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• pp.1833-1835
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• 1999

게이트 산화막의 breakdown 전압을 나추기 위해 질소 주입을 하는 과정은 실리콘층에 패드 산화막을 성장시킨 후 실리콘과 패드 산화막 층사이에 질소 이온을 주입하였다. 이온 주입 후 패드 산화막 층을 제거하고 그 위에 게이트 산화막 층을 성장시키는 방법을 사용하였다. 이러한 방법을 질소 이온의 농도를 변화시키면서 여러번 반복하였다 그래서 질소 이온 농도의 변화에 따른 게이트 산화막 두께의 변화를 측정하였다. 그 결과 질소 농도이 따른 게이트 산화막 성장비율을 알아 보았다. 그리고 질소 농도의 변화에 따른 Breakdown 전압과 누설 전류의 변화를 측정하였다. 또한 앞에서 말한 질소 주입 공정이 들어가면서 추가적으로 발생하는 과정에 대해 고찰하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.917-919
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• 2009

본 연구에서는 산화막 두께에 따른 20nm 이하 MOSFET의 전류-전압 특성 곡선 분석하였다. 산화물 내의 등가 포획 전하는 가우시안 함수를 사용하였다. 채널의 길이가 20nm 이하인 LDD MOSFET를 설계하여 사용하였고, 소자를 시뮬레이션 하기 위하여 실리콘 공정 디바이스 시뮬레이터인 MicroTec의 SemSim을 사용하였다. SemSim은 디바이스 시뮬레이터로써 입력 바이어스에 의해 공정 시뮬레이션인 SiDif와 디바이스 조립인 MergIC에 의해 소자를 시뮬레이션 한다. 산화막의 두께를 2nm, 3nm, 4nm로 시뮬레이션 한 결과 산화막의 두께가 얇아짐에 따라 드레인에 흐르는 전류가 증가함을 알 수 있었다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2007.11a
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• pp.82.1-82.1
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• 2007