• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.226-230
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• 2000

본 논문에서는 CPLD 칩을 이용하여 QPSK 복조기를 구현하고, 그 결과를 검토하였다. 복조기는 비트 동기를 포착하는 STR(Symbol Timing Recovery) loop와 반송파 동기를 포착하는 CPR(Carrier Phase Recovery) loop로 구성된다 STR loop는 DD-Gardner 방식을, CPR loop는 빠른 반송파 포착을 위하여 Decision-Directed 동기화 방식을 이용하여 구현한 결과를 제시하였다. Altera사의 Design Compiler를 이용하여 FLEX10K 칩에 합성한 QPSK 복조기의 속도는 약 2 (Mbps)의 전송속도를 가지며, ASIC으로 구현시에는 CPLD 속도의 5-6배 이상의 고속화가 가능하다.

• 한국항공우주학회지
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• 제44권3호
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• pp.266-273
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• 2016

본 논문에서는 빠른 속도로 이동하는 비행체에 장착되는 명령수신기의 신호처리 기법에 대하여 제안한다. 명령수신기는 비행하는 동안 지상으로부터 전달되는 각종정보를 RF 링크를 통하여 수신해야 하므로 넓은 수신신호세기 영역을 확보해야하며. 또한 반송파 동기화 및 심볼 동기화 과정이 짧은 펄스열 구간 내에서 정밀하게 수행되어야 한다. 동기화 과정을 수행 후에는 약속된 시점에 심볼 및 비트결정을 통해 데이터를 획득함으로써 적용된 변복조방식의 이론적인 성능을 달성할 수 있다. 시험결과를 통해 본 논문에서 다룬 신호처리 기법이 비행체의 명령수신기에 효과적으로 적용될 수 있음을 확인한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.732-735
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• 2010

본 연구에서는 음악 데이터 베이스에서 노래의 특정 구간과 가장 유사한 구간을 검색하는 시스템을 제안한다. 제안된 시스템에서는 음악을 다차원 시계열 데이터로 간주하고, 음악의 조성 차이 및 템포(tempo) 차이를 고려한 음악의 유사도 계산 방법을 사용한다. 유사도 계산의 전처리 단계에서 조성 차이를 보정하고, 비트(beat)를 검출하며, 추출된 크로마그램(chromagram)을 검출된 비트와 동기화 하여 평균한다. 이후, 동적 시간 왜곡(DTW; dynamic time warping)을 사용하여 두 구간사이의 유사도를 계산한 후 계산된 유사도 순서로 정렬된 검색 결과를 출력한다. 사용자는 제안된 시스템을 사용하여 선택 구간 유사도 검색과 자동 유사 검색 결과로 도출된 구간 쌍을 검토하여 유사 구간을 보다 쉽게 찾을 수 있다.

• 방송공학회논문지
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• 제5권2호
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• pp.176-187
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• 2000

본 논문에서는 MPEG-2 시스템 층의 하나인 방송 및 전송을 위한 트랜스포트 스트림(TS)상에 MPEG-4 데이터를 구조화하여 MPEG-4 Over MPEG-2 TS 비트 스트림을 만드는 방법과 이를 저장 매체 포맷중 하나인 MP4 파일로 변환하는 방법에 관한 연구이다. MPEG-4는 객체 단위의 부호화 비트 스트림으로 구성되기 때문에 이들 객체의 속성을 표현하는 객체 기술자, 객체들간의 시공간 관계를 표현하는 장면 기술자가 필요하며 또한 모든 객체들간의 복호화 정보와 객체간의 동기화를 위해 다양한 여러 가지 기술자들이 필요한데 이런 다양한 MPEG-4 비트 스트림을 어떻게 MPEG-2 TS 규격에 맞게 전송하는가에 초점을 두었다. 또한 설계한 MPEG-4 Over MPEG-2 TS 비트 스트림을 저장매체를 대상으로 하는 새로운 파일 규격인 MP4 파일로 변환하는 알고리듬을 제시하고 구현 방법을 소개한다.

• 한국통신학회논문지
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• 제35권5C호
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• pp.479-486
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• 2010

본 논문에서는 비동기 협력 통신 시스템을 위한 주파수 분할 다중화 (orthogonal frequency division multiplexing: OFDM) 기반의 새로운 저복잡도 Alamouti 시공간 전송 기법을 제안한다. Li와 Xia에 의해 제안된 기존 기법은 목적지 노드에서 Alamouti 부호 구조를 생성하기 위해 릴레이 노드와 목적지 노드에서 추가적인 시간 전환 및 이동 연산을 요구한다. 뿐만 아니라, 릴레이 노드에서 시간 동기화 오류가 발생할 경우 심각한 비트 오류율 (bit error rate: BER) 성능 열화가 초래된다. 제안한 기법은 소스 노드에서의 심볼 조합과 릴레이 노드에서의 간단한 부호 반전 및 허수 곱을 통하여 시간 전환 및 이동 연산을 사용하지 않아도 목적지 노드에서 부 반송파 별로 Alamouti 부호 구조를 생성하여 협력 다이버시티 이득을 획득한다. 또한, 릴레이 노드에서의 순환 전치 추가 연산을 이용하여 기존 기법에서 발생하는 릴레이 노드의 시간 동기화 문제를 해결한다. 모의실험 결과를 통해 제안한 기법은 기존 기법에 비해 데이터 전송률은 절반으로 감소하지만 두 배만큼 증가한 차수가 4인 다이버시티 이득을 얻으며, 릴레이 노드에서 시간 동기화 오류가 존재할 때도 우수한 BER 성능을 획득하는 사실을 확인한다.

• ETRI Journal
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• 제11권4호
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• pp.105-118
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• 1989

HARP(High performance Architecture for RISC type Processor)는 고유의 명령어 세트, 데이터 타입, 메모리 입출력, 예외 처리 기능을갖는 32비트 VLSI 프로세서 구조이다. 마이크로 아키텍츄어는 설계된 구조를 기대할 수 있는최고 성능을 갖도록 구조(architecture)와 구현(implementation) 사이의 최적 모델링을 통해 정의되는 구조체로서 구조의 개념 설계를 구현의 실물 설계로 변환 시켜주는 조율(tuning)모델이다. HARP의 고유한 명령어 세트를 비롯한 구조적 기능들을 최적 구현 하기위해 32비트 크기의 명령어 입력 유니트(Instruction Fetch Unit), 데이터 입출력 유니트(Data I/O Unit), 명령어/데이터 처리유니트(Instruction/Data Processing Unit), 예외 상황 처리 유니트(Exception Processing Unit)등 4개 유니트가 설계되었으며 이들 4개 유니트의 동작을 최대 속도로 유지시키기 위해 각급 주요 설계 변수들이 시뮬레이션을 통해 최적화 되었다. 유효 채널길이 $0.7\mum$급 3층 메탈 배선의 HCMOS(High performance CMOS)공정 기술을 구현 기준 기술로 사용하여 50MHz외 동작 주파수에서 최대50 MIPS(Million Instructions Per Second)의 성능을 갖도록 3단계 파이프라인이 설계되었다. 단일 위상의 50MHz클럭 입력과 동기화된 명령어/데이터 입출력을 위해 액세스 타임 20nsec이내의 고속 메모리 입출력 구조가 시뮬레이션되었으며 설계된 마이크로 아키텍츄어를 이용하여 HARP구조의 기대된 최대 성능을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.179-180
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• 2008

본 논문에서는, 고품질 AT-DMB 시스템을 위해서 각 계층 ES(Elementary Stream)을 MPEG-4 over PEG-2 시스템과 Eureka-147 DAB 시스템을 통해 서로 다른 채널로 전송한다. 계층별 전송으로 인한 시간 지연에 대처하여 수신 입력부에서는 각각의 계층으로 전송된 ES들이 동기화 되어 복호화 되도록 SVC의 계층적 비트스트림 구조와 적응적으로 동작되는 다중화 시스템 구조를 제작하였다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.18-24
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• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.

• 전력전자학회논문지
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• 제8권5호
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• pp.418-426
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• 2003

컴퓨터 모니터를 통해 안구망막의 형태와 두께를 보기 위해서 레이저의 경로차를 이용하는 SLO 장비가 사용되고 있다. 이러한 방법으로 망막의 선명한 3차원 영상을 보기 위해서는 레이저 광경로 시스템의 정확한 동기제어가 필요하다. 이 영상을 얼기 위해서는 평면주사를 하는데 있어서 정밀동기제어가 매우 중요하다. 본 논문에서는 안구의 3차원 영상을 만들기 위해 고속 동기제어를 구현한다. 또한 고속 제어시 부하 관성에 의해 발생하는 위치 응답의 오차를 보상하기 위해서 기존 PI(Proportional-Integral) 제어기에 데드비트 외란 관측기를 추가한다. 제안된 제어시스템은 고속 제어시 발생하는 토크 변화에 강인하고 정밀한 시스템이 된다. 이상의 제안된 시스템의 안정성과 유용함이 컴퓨터 시뮬레이션과 실험을 통하여 확인되었다.

• 대한전자공학회논문지SP
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• 제47권6호
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• pp.48-56
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• 2010

최근 멀티미디어 서비스에 대한 사용자들의 고화질, 고해상도 요구에 따라 비디오 코덱의 연산량이 크게 증가되었기 때문에, 모바일 장치 멀티미디어 장치에서 실시간 영상 서비스를 위해서는 많은 속도 개선이 필요하다. 이에 새롭게 등장한 멀티 코어 플랫폼을 이용한 코덱 병렬화에 대한 연구가 많이 이루어지고 있다. 본 논문에서는 비디오 코덱을 슬라이스 기반으로 병렬화 하는 방법을 제안한다. 병렬화를 위한 새로운 병렬 슬라이스(parallel slice)를 정의하고, 부호화 효율을 고려하여 병렬 슬라이스에 적합한 부호화 순서를 제안한다. 또한, 제안하는 슬라이스간의 동기화 시간을 최소화하기 위하여 복호화 가능 여부를 각각의 슬라이스에서 판단하는 동기화 방법을 제안한다. 제안하는 병렬화 슬라이스를 H.264/AVC에 적용하여 CIF 영상에 대해서 3.4%의 비트율 증가에 27.5%의 병렬화 속도 개선을 얻었으며, 720p 영상에 대해서는 2.7%의 비트율 증가에 40.7%의 병렬화 속도 개선을 얻었다.