• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2010년도 제39회 하계학술대회 초록집
• /
• pp.216-216
• /
• 2010

Floating gate를 이용한 플래시 메모리와 달리 질화막을 트랩 저장층으로 이용한 silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조의 플래시 메모리 소자는 동작 전압이 낮고, 공정과정이 간단하며 비례 축소가 용이하여 고집적화하는데 유리하다. 그러나 SONOS 구조의 플래시 메모리소자는 비례 축소함에 따라 단 채널 효과와 펀치스루 현상이 커지는 문제점이 있다. 비례축소 할 때 발생하는 문제점을 해결하기 위해 플래시 메모리 소자를 FinFET과 같이 구조를 변화하는 연구는 활발히 진행되고 있으나, 플래시 메모리 소자를 제작하는 기판의 변화에 따른 메모리 소자의 전기적 특성 변화에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 silicon-on insulator (SOI) 기판의 유무에 따른 멀티비트를 구현하기 위한 듀얼 게이트 가진 SONOS 구조를 가진 플래시 메모리 소자의 subthreshold 전압 영역에서의 전기적 특성 변화를 조사 하였다. 게이트 사이의 간격이 감소함에 따라 SOI 기판이 있을 때와 없을 때의 전류-전압 특성을 TCAD Simulation을 사용하여 계산하였다. 전류-전압 특성곡선에서 subthreshold swing을 계산하여 비교하므로 SONOS 구조의 플래시 메모리 소자에서 SOI 기판을 사용한 메모리 소자가 SOI 기판을 사용하지 않은 메모리 소자보다 단채널효과와 subthreshold swing이 감소하였다. 비례 축소에 따라 SOI 기판을 사용한 메모리 소자에서 단채널 효과와 subthreshold swing이 감소하는 비율이 증가하였다.

• 한국정보통신학회논문지
• /
• 제12권3호
• /
• pp.547-554
• /
• 2008

본 논문에서는 2단 파이프라인 구조의 부동 소수점 승산기 회로를 설계하였다. 부동 소수점 승산기는 3차원 그래픽 API인 OpenGL과 Direct3D를 위한 단일 정밀도 곱셈 연산을 지원하며, 포화 연산, 면적 효율적인 점착(sticky) 비트 발생기 및 플래그 프리픽스 가산기를 결합하여, 면적 효율적이며 적은 파이프라인 지연 구조를 갖는다. 설계된 회로는 $0.13{\mu}m$ CMOS 표준 셀을 사용하여 합성 한 결과 약 4-ns의 지연시 간을 갖고 있으며, 약 7,500개로 구성된다. 설계된 부동 소수점 승산기의 최대 연산 성능은 약 250 MFLOPS이므로, 3차원 모바일 그래픽 분야에 효율적으로 적용 가능하다.

• 조명전기설비학회논문지
• /
• 제18권1호
• /
• pp.129-136
• /
• 2004

본 논문에서는 ADPCM을 이용하여 보다 효율적인 음성전송을 위한 4배속 가변임계값을 갖는 음성 부호화법을 제안하였으며 TMS320C6711-DSP를 사용하여 제안된 알고리즘의 실시간 음성 처리 구현을 다루었다. 본 논문에서는 ADPCM 알고리즘을 개선하여 입력 신호 및 주변 환경에 따라 변환율을 16[kbps], 24[kbps], 32[kbps], 40[kbps]로 가변하는 음성부호화 방법을 제시하고 이를 DSP를 이용하여 Encoding과 Decoding을 실시간으로 구현하여 좋은 음질의 음성 신호를 보다 적은 비트 수로 전송하고자 하였다. 이를 위하여 영교차율(Zero Crossing Rate)을 이용하여 소음의 우세한 정도를 구분하여, 임계값을 가변 시키도록 하였으며 소음이 우세한 환경에서는 4가지 변환율 가운데 낮은 변환율을 사용하도록 하여 전송 비트 수를 줄이도록 하였으며, 소음이 열세한 환경에서는 높은 변환율을 사용하도록 하여 좋은 음질을 갖도록 하였다. 음성 대화의 많은 구간이 거의 묵음인 구간이 많으므로, 음질은 40[kbps] 수준의 음질을 유지하면서 이 보다 낮은 데이터 비트수를 유지할 수 있음을 시뮬레이션과 실험으로 보였다. 구현에 사용된 TMS320C6711-DSK board는 128[K]의 플래쉬 메모리를 가지고 있고 1333MIPS의 처리속도를 가지므로 제안된 알고리즘을 실시간 구현하기에 충분한 조건을 가지고 있다.

• 한국정보과학회논문지:소프트웨어및응용
• /
• 제37권11호
• /
• pp.851-858
• /
• 2010

대부분의 휴대기기는 보조 기억장치로 NAND flash 메모리를 사용하고 있다. 또한, firmware의 크기를 줄이고 NAND flash로부터 주기억장치로 로딩하는 시간을 줄이기 위해서 압축된 코드를 NAND flash에 저장한다. 특히, 압축된 코드는 매우 빠르게 해제가 되어야 demand paging 이 적용 가능하게 된다. 본 논문에서는 이를 위하여 새로운 사전식 압축 알고리즘을 제안한다. 이 압축방식은 기존의 LZ형식과는 다르게 현재 압축하고자 하는 명령어(instruction)가 참조된 명령어와 같지 않을 경우, 프로그램 코드의 명령어의 특성을 이용하여 두 명령어의 배타 논리합(exclusive or) 값을 저장하는 방식이다. 또한, 압축 해제 속도를 빠르게 하기 위해서, 비트 단위의 연산을 최소화한 압축형식을 제공한다. 실험결과 zlib과 비교해서 최대 5배의 압축해제 속도와 4%의 압축률 향상이 있었으며, 이와 같이 매우 빠른 압축해제 속도에 따라 부팅 (booting) 시간이 10~20% 단축되었다.

• 한국통신학회논문지
• /
• 제35권3B호
• /
• pp.373-379
• /
• 2010

본 논문에서는 기존의 MIPv6 호스트가 PMIPv6 망에 연결을 설정하게 될 경우 발생하는 문제점에 대해 기술하고 PMIPv6 망에서 MIPv6 호스트를 지원하기 위한 방안을 제안하였다. 제안한 방안은 LMA에 등록하였던 BU과정을 MAG에서 판단하여 MAG에 BCE를 등록하게 하고 PMIPv6 서비스를 이용할 수 있도록 한 MAS 알고리즘이며, MAS 알고리즘에 PMIPv6 서비스 사용 여부를 판단하기 위하여 기존의 RS와 RA에 1비트의 N-플래그를 추가하여 Modified RS와 RA 메시지를 제안하였다. 제안한 알고리즘은 시뮬레이션을 통하여 기존의 방식으로 연결을 설정하였을 경우의 성능과 MAS 알고리즘을 적용하여 MIPv6 호스트와 연결을 설정하였을 경우의 성능을 비교함으로써 평가하였다.

• 한국컴퓨터정보학회:학술대회논문집
• /
• 한국컴퓨터정보학회 2021년도 제64차 하계학술대회논문집 29권2호
• /
• pp.1-2
• /
• 2021

3D NAND 플래시 메모리는 플래너(2D) NAND 셀을 적층하는 방식으로 단위 면적당 고용량을 제공한다. 하지만 적층 공정의 특성상 각 레이어별 또는 셀 위치에 따라 오류 발생 빈도가 달라질 수 있는 문제가 있다. 이와 같은 현상은 플래시 메모리의 쓰기/지우기(P/E) 횟수가 증가할 수록 두드러진다. SSD와 같은 대부분의 플래시 기반 저장장치는 오류 교정을 위하여 ECC를 사용한다. 이 방법은 모든 플래시 메모리 페이지에 대하여 고정된 보호 강도를 제공하므로 물리적 위치에 따라 에러 발생률이 각기 다르게 나타나는 3D NAND 플래시 메모리에서는 한계를 보인다. 따라서 본 논문에서는 오류 발생률 차이를 보이는 페이지와 레이어를 분류하여 각 영역별로 차별화된 보호강도를 적용한다. 우리는 페이지와 레이어별로 오류 발생률이 현저하게 달라지는 3K P/E 사이클에서 측정된 오류율을 바탕으로 페이지와 레이어를 분류하고 오류에 취약한 영역에 대해서는 패리티 데이터를 추가하여 차별화된 보호 강도를 제공한다. 오류 발생 횟수에 따른 영역 구분을 위하여 K-Means 머신러닝 알고리즘을 사용한다. 우리는 이와 같은 차별화된 보호정책이 3D NAND 플래시 메모리의 신뢰성과 수명향상에 기여할 수 있는 가능성을 보인다.