• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.9
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• pp.724-733
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• 2003

Generally, dividers have been designed to use iteration, but recently the research on the pipelined divider is underway. It is a difficult point in the known pipelined division unit that a large lookup table is required. In this paper, the cost-effective pipelined divider is proposed, that needs a lookup table smaller than that of the other pipelined divider. The latency of the proposed divider is 3 cycles. We obtain a 30% reduced area than that of P. Hung.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.05a
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• pp.204-207
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• 2008

NAND 플래시 메모리는 하드 디스크에 비해 작고, 빠르며, 저 전력 소모 등과 같은 장점을 가지고 있어 대체 저장 매체로 주목받고 있다. 그러나 제자리 갱신이 불가능한 특징을 가지고 있어 B-트리를 사용하면 갱신이 빈번하게 발생하여 읽기 연산에 비해 상대적으로 느린 쓰기 연산과 소거 연산이 빈번해져 시스템의 성능이 저하 된다. 이러한 성능 저하를 피하기 위해 $\mu}$-트리가 제안되었으나, 고정된 페이지 레이아웃 구조를 가지고 있어 노드 분할과 트리 신장이 빈번하게 일어난다. 본 논문에서는 NAND 플래시 메모리 상에서 B-트리 구현 시 발생하는 추가적인 쓰기 연산의 횟수를 줄이기 위해 갱신이 일어나는 단말 노드에 로그 노드를 할당하여, 갱신되는 내용을 저장한다. 따라서 부모 노드의 내용이 변경 되는 것을 늦추어 추가적인 쓰기 연산을 줄이게 되며, 순차적인 키 값의 삽입이나 일정 노드에 대한 빈번한 갱신은 로그 노드가 단말 노드로 전환되어 추가적인 쓰기 연산을 줄이게 된다. 이러한 방법으로 추가적인 쓰기 연산을 줄임으로써 시스템의 성능을 향상시키는 NAND 플래시 메모리를 위한 새로운 B-트리 구조를 제안한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04b
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• pp.229-231
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• 2001

공간 데이터베이스 시스템에서의 질의처리 과정 중 질의 재작성 과정에 의해 다중 블록 질의가 단일 블록으로 변환되면 공간 서술자와 비공간 서술자가 OR와 AND에 의해 연결되어있는 복잡한 CNF가 생성된다. CNF 내의 공간 서술자는 공간연산의 정제단계의 수행 비용이 비공간 연산에 비해 상당히 많이 들기 때문에 비공간 서술자와는 다른 최적화 기법이 필요하다. 본 논문에서는 공간 서술자가 포함된 복잡한 CNF를 수평적으로 분리하여 질의를 재작성하고 수행순서를 재조정하는 기법을 제안한다. 제안하는 기법은 원시 CNF를 수행 비용이 상대적으로 적은 전처리 단계의 CNF와 이에 비해 수행비용이 많이 드는 후처리 단계의 CNF로 분리하고 질의를 재작성 한 후 비용 모델에 의거해서 실행 트리를 최적화 한다. 본 논문에서 제시하는 기법은 질의 최적화 단계에서 공간연산의 단계별 실행특성을 감안한 효율적인 실행 계획 생성이 가능하다는 장점이 있다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.42 no.8 s.338
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• pp.11-16
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• 2005

This paper proposes a bit manipulation accelerator (BMA) having application specific instructions, which efficiently supports scrambling, convolutional encoding, puncturing, and interleaving. Conventional DSPs cannot effectively perform bit manipulation functions since かey have multiply accumulate (MAC) oriented data paths and word-based functions. However, the proposed accelerator can efficiently process bit manipulation functions using parallel shift and Exclusive-OR (XOR) operations and bit jnsertion/extraction operations on multiple data. The proposed BMA has been modeled by VHDL and synthesized using the SEC $0.18\mu m$ standard cell library and the gate count of the BMA is only about 1,700 gates. Performance comparisons show that the number of clock cycles can be reduced about $40\%\sim80\%$ for scrambling, convolutional encoding and interleaving compared with existing DSPs.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.1023-1024
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• 2015

This paper propose the method of constructing the improved hardware arithmetic operation unit over galois fields. The proposed the hardware arithmetic operation unit have advantage which is more regularity and extensibility compare with earlier method. Also it is able to apply to any multimedia hardware which is the basic arithmetic operation unit. For the future we will research the processor which is the processing arithmetic and logical operation.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• v.9 no.2
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• pp.856-859
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• 2005

This paper presents a method of constructing the highly efficiency arithmetic operation unit systems(AOUS) based on fields. The proposed AOUS is more regularity and extensibility than previous methods. Also, the proposed AOUS be able to apply basic multimedia hardware. The future research is demanded to more compact and advanced arithmetic operation algorithm.

• 전기의세계
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• v.11
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• pp.37-43
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• 1963

제어계에서 사용되는 D.C. amplifier는 그 이용의 범위가 많으나 실제로 computer에 적용시킨것은 1947년에 Ragazzini에 의하여 연산증폭기(Operational amplifier)를 완성하므로서 비로서 시작한 것이다. 고로 역사가 짧은 이에 대한 연구와 사용문제는 아직까지도 계속하고 있는 것이다. 따라서 본고에서는 연산증폭기회로에 대한 조립을 구체적으로 설명하고 그의 특성을 실험으로서 얻어 TRIGA MARK-II 원자로의 simulating에 사용시킬수 있게 그 이용가치를 취급하고저 한것이다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.151-153
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• 2006

본 논문은 NAND 플래시 메모리를 기반으로 한 임베디드 시스템에서 빠른 부팅을 지원하는 파일 시스템을 제안한다. 플래시 메모리는 비휘발성이며 기존의 하드디스크와 같은 자기 매체에 비해서 크기가 작고 전력소모도 적으며 내구성이 높은 장점을 지니고 있다. 그러나 제자리 덮어쓰기가 불가능하고 지움 연산단위가 쓰기 연산 단위보다 크다. 또한 지움 연산 획수가 제한되는 단점이 있다. 이러한 특성 때문에 기존의 파일 시스템들은 갱신 연산 발생 시, 갱신된 데이터를 다른 위치에 기록한다. 따라서 마운팅 시, 최신의 데이터를 얻기 위해 전체 플래시 메모리 공간을 읽어야만 한다. 이러한 파일 시스템의 마운팅 과정은 전체 시스템의 부팅 시간을 지연시킨다. 본 논문은 임베디드 시스템에서 빠른 부팅을 제공할 수 있는 NAND 플래시 메모리 파일 시스템의 구조를 제안한다. 제안된 시스템은 플래시 메모리 이미지 정보와 메타 데이터 블록만을 읽어 파일 시스템을 구축한다. 메타 데이터가 데이터 위치를 포함하기 때문에 마운팅 시, 전체 플래시 메모리 영역을 읽을 필요가 없으며 파일 데이터 위치 저장을 위한 별도의 자료 구조를 RAM 상에 유지할 필요가 없다. 실험 결과, YAFFS에 비해 $76%{\sim}85%$ 마운팅 시간은 감소시켰다. 또한 YAFFS에 비해 $64%{\sim}75%$ RAM 사용량을 감소시켰다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.05a
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• pp.451-454
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• 2003

슈퍼스칼라 프로세서는 이슈대역폭에 비해 실제로 처리되는 명령어의 개수는 상대적으로 적다. 본 논문에서는 슈퍼스칼라 프로세서의 성능을 높이기 위해, 연산처리기 개수에 따른 슈퍼스칼라 프로세서의 성능을 측정하고, 연산처리기의 활용도를 측정하였다. 실험을 위해 연산처리기 개수는 각각 1개, 2개, 4개로 하였고, 목적프로세서는 4개의 명령어를 동시에 이슈하고 실행할 수 있는 슈퍼스칼라 프로세서를 대상으로 실험하였다. 또한 연산처리기의 활용도를 분석하기 위해 시뮬레이터를 구현하여 명령어가 실행될 때, 실제 처리된 명령어의 개수를 측정하여 연산처리기의 활용도를 측정하였다. 이를 통해 슈퍼스칼라 프로세서에서 명령어를 실행할 때 필요한 연산처리기의 개수를 결정할 수 있었다. 실험 결과 4-way 슈퍼 스칼라 프로세서에서 명령어 실행에 필요한 연산처리기의 개수는 2개가 적당함을 확인할 수 있었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2020.11a
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• pp.850-853
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• 2020

gradient decent 를 기반으로 한 Differentiable architecture search(DARTS)는 한 번의 Architecture Search 로 모든 후보 연산 중 가장 가중치가 높은 연산 하나를 선택한다. 이 때 비슷한 종류의 연산이 가중치를 나누어 갖는 "표의 분산"이 나타나, 성능이 더 좋은 연산이 선택되지 못하는 상황이 발생한다. 본 연구에서는 이러한 상황을 막기위해 Architecture Parameter 가중치의 gradient 를 기반으로 연산들을 클러스터링 하여 그룹화 한다. 그 후 그룹별로 가중치를 합산하여 높은 가중치를 갖는 그룹만을 사용하여 한 번 더 Architecture Search 를 진행한다. 각각의 Architecture Search 는 DARTS 의 절반 epoch 만큼 이루어지며, 총 epoch 이 같으나 두번째의 Architecture Search 는 선별된 연산 그룹을 사용하므로 DARTS 에 비해 더 적은 Search Cost 가 요구된다. "표의 분산"문제를 해결하고, 2 번으로 나뉜 Architecture Search 에 따라 CIFAR 10 데이터 셋에 대해 2.46%의 에러와 0.16 GPU-days 의 탐색시간을 얻을 수 있다.