• 한국지능시스템학회논문지
• /
• 제21권5호
• /
• pp.595-601
• /
• 2011

본 논문에서는 영상 정보를 이용하여 로보커 팔위의 역진자의 밸런싱 제어를 한다. 로봇 팔위에 놓인 역진자의 각도는 카메라로 검출하고 검출된 각도 값은 제어기로 귀환되어 오차를 생성한다. 따라서 전체 제어루프는 폐회로 루프를 형성한다. 제어 성능을 높이기 위해 기존 선형제어기에 신경망 제어기를 더하였다. RBF 네트워크의 학습 알고리즘은 FPGA에 설계된 부동소수점 연산이 가능한 디지털 제어기에 의해 수행된다. 실험을 통하여 전체 시스템 성능을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제44권10호
• /
• pp.23-32
• /
• 2007

본 논문에서는 3D 그래픽스(graphics), H.264/H.263/MPEG-4 같은 동영상 코덱, JPEG 혹은 JPEG2000 같은 정지영상 코덱, MP3 같은 오디오 코덱 등 다양한 멀티미디어 관련 기술을 효율적으로 구현하기 위한 재구성형 병렬 프로세서 구조가 제안된다. 제안된 구조는 메모리와 프로세서를 직접 연결하여 메모리 접근 시간과 소비전력를 감소시키고, 3D 그래픽스 처리 과정중 기하 단계의 부동소수점 연산을 지원한다. 또한 분할 SIMD(partitioned SIMD) 방식을 사용하여 하드웨어 비용을 줄이고, 명령어(instruction)의 조건부 실행(conditional execution)을 지원하여 알고리듬 개발이 용이하다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
• /
• pp.115-116
• /
• 2008

본 논문에서는 다중입력 다중출력(Multiple Input Multiple Output: MIMO) 시스템에서 Maximum Likelihood (ML) 수신기와 같은 성능을 가지지만 복잡도가 낮은 Sphere Decoding (SD) 알고리즘에 대해 분석하고, 그 성능을 평가한다. 각각의 송신 안테나에서 채널로 전송되는 독립적인 신호는 QPSK 방식을 사용하여 변조되며, 채널은 산란이 활발하게 일어나는 레일리(Rayleigh) 평탄 페이딩 채널로 가정한다. 수신기에서 수신된 신호는 Fincke & Pohst SD 알고리즘에 의해 간 송신 안테나로부터의 독립적인 신호로 검파되며 그 성능이 ML수신기의 성능과 비교되었다. 추가적으로 복잡도를 줄이기 위해 개선된 형태인 Viterbo & Boutros SD 알고리즘을 이용하여 검파된 신호의 BER 성능과 부동 소수점 연산량 (Floating Point Operations: FLOPS)이 각각 비교 분석되었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2001년도 하계학술대회 논문집 B
• /
• pp.1185-1187
• /
• 2001

본 논문에서는 Motorola사의 MPC555마이크로프로세서를 탑재하여 개발한 제어보드가 소개된다. 이 보드를 사용하여 하이브리드 전기자동차의 발전기를 제어하는 실험을 수행하였다. MFC555는 전력시스템 제어에 필요한 다양한 입출력 장치를 내장하고 있어서 통합제어를 위한 one-chip solution을 가능하게 해 준다. MPC555는 내부 플래시 메모리가 비교적 대용량(448kbytes)이고 부동 소수점 연산이 가능하다. 또한 A/D 채널이 32개이고 SPI(Serial Peripheral Interface) 모듈 1개, SCI(Serial Communication Interface) 모듈 2개, CAN(Contol Area Network) 모듈 2개 등의 다양한 통신채널을 내장하고 있다. MPC555는 TPU(Time Processing Unit) 채널 32개로 다양한 timing function을 구현할 수 있게 해 준다. 개발된 제어 보드를 이용하여 하이브리드 전기자동차의 유도발전기 시스템에 대한 축소 시뮬레이션을 수행하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 B
• /
• pp.778-780
• /
• 1999

Arithmetic unit speed depends strongly on the algorithms employed to realize the basic arithmetic operations.(add, subtract multiply, and divide) and on the logic design. Recent advances in VLSI have increased the feasibility of hardware implementation of floating point arithmetic units and microprocessors require a powerful floating-point processing unit as a standard option. This paper describes the design of floating-point multiplier for IEEE 754-1985 Single-Precision operation. Booth encoding algorithm method to reduce partial products and a Wallace tree of 4-2 CSA is adopted in fraction multiplication part to generate the $32{\times}32$ single-precision product. New scheme of rounding and sticky-bit generation is adopted to reduce area and timing. Also there is a true sign generator in this design. This multiplier have been implemented in a ALTERA FLEX EPF10K70RC240-4.

• 한국통신학회논문지
• /
• 제21권5호
• /
• pp.1345-1359
• /
• 1996

This paper presents a floating point arithmetic unit (FPAU) for supescalar microprocessor that executes fifteen operations such as addition, subtraction, data format converting, and compare operation using two pipelined arithmetic paths and new rounding and normalization scheme. By using two pipelined arithmetic paths, each aritchmetic operation can be assigned into appropriate arithmetic path which high speed operation is possible. The proposed normalization an rouding scheme enables the FPAU to execute roundig operation in parallel with normalization and to reduce timing delay of post-normalization. And by predicting leading one position of results using input operands, leading one detection(LOD) operation to normalize results in the conventional arithmetic unit can be eliminated. Because the FPAU can execuate fifteen single-precision or double-precision floating-point arithmetic operations through three-stage pipelined datapath and support IEEE standard 754, it has appropriate structure which can be ingegrated into superscalar microprocessor.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
• /
• pp.165-168
• /
• 2001

This paper presents a design of a divide unit supporting IEEE-754 floating point standard single-precision with 32-bit word length. Its functions have been verified with ALTERA MAX PLUS II tool. For a high-speed division operation, the radix-4 non-restoring algorithm has been applied and CLA(carry-look -ahead) adders has been used in order to improve the area efficiency and the speed of performance for the fraction division part. The prevention of the speed decrement of operations due to clocking has been achieved by taking advantage of combinational logic. A quotient select block which is very complicated and significant in the high-radix part was designed by using P-D plot in order to select the fast and accurate quotient. Also, we designed all division steps with Gate-level which visualize the operations and delay time.

• 전자공학회논문지C
• /
• 제34C권11호
• /
• pp.47-55
• /
• 1997

In general, processing flow of the conventional floating-point multiplication consists of either multiplication, addition, normalization, and rounding stage of the conventional floating-point multiplier requries a high speed adder for increment, increasing the overall execution time and occuping a large amount of chip area. A floating-point multiplier performing addition and IEEE rounding in parallel is designed by using the carry select addder used in the addition stage and optimizing the operational flow based on the charcteristics of floating point multiplication operation. A hardware model for the floating point multiplier is proposed and its operational model is algebraically analyzed in this paper. The proposed floating point multiplier does not require and additional execution time nor any high spped adder for rounding operation. Thus, performance improvement and cost-effective design can be achieved by this suggested approach.

• 전자공학회논문지B
• /
• 제32B권3호
• /
• pp.24-30
• /
• 1995

The process of conventional floating-point additio $n_traction operation consists of alignment, additio $n_traction, normalization, and rounding stage. Because rounding stage needs an incrementor or adder, it occupies much time and chip area. In addition, it needs additional time and hardware for renormalization which occurs in overflow due to rounding In this paper, floating-point adde $r_tractor performing rounding and additio $n_traction in parallel is presented by using the feature of additio $n_traction and carry select adder used in additio $n_tracting stage. Proposed floating point adde $r_tractor doesn't need time and incrementor nor adder for rounding. Also, renormalization doesn't occur since rounding is performed prior to normalization.to normalization.

• 대한임베디드공학회논문지
• /
• 제4권1호
• /
• pp.1-8
• /
• 2009

This paper proposes a 24-bit floating point multiply and accumulate(MAC) unit that can be used in geometry transformation process in 3D graphics. The MAC unit is composed of floating point multiplier and floating point accumulator. When separate multiplier and accumulator are used, matrix calculation, used in the transformation process, can't use continuous accumulation values. In the proposed MAC unit the accumulator can get continuous input from the multiplier and the calculation time is reduced. The MAC unit uses about 4,300 gates and can be operated at 150 MHz frequency.