• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.12
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• pp.102-107
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• 2007

This paper proposes a H.264/AVC entropy decoder without embedded processor nor memory fabrication process. Many researches on H.264/AVC entropy decoders require ROM or RAM fabrication process, which is difficult to be implemented in general digital logic fabrication process. Furthermore, many researches require embedded processors for bitstream manipulation, which increases area and power consumption. This papers proposes hardwired H.264/AVC entropy decoder without embedded processor, which improves data processing speed and reduces power consumption. Furthermore, its CAVLC decoder optimizes lookup table and internal buffer without embedded memory, which reduces hardware size and can be implemented in general digital logic fabrication process without ROM or RAM fabrication process. Designed entropy decoder was embedded in H.264/AVC video decoder, and it was verified to operate correctly in the system. Synthesized in TSMC 90nm fabrication process, its maximum operation frequency is 125MHz. It supports QCIF, CIF, and QVGA image format. Under slight modification of nC register and other blocks, it also support VGA image format.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.9
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• pp.1-6
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• 2010

H.264 video coding standard is widely used due to the high compression rate and quality. H.264 decoders usually have pipeline architecture by a macroblock or a $4{\times}4$ sub-block. The period of the pipeline is usually fixed to guarantee the operation in the worst case which results in many idle cycles and the requirement of high data bandwidth and high performance processing units. We propose adaptive pipeline architecture for H.264 decoders for efficient decoding and lower the requirement of the bandwidth for the memory bus. Parameters and coefficients are delivered using hand-shaking communication through dedicated interconnections and frame pixel data are transferred using AMBA AHB network. The processing time of each block is variable depending on the characteristics of images, and the processing units start to work whenever they are ready. An H.264 decoder is designed and implemented using the proposed architecture to verify the operation using an FPGA.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.765-768
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• 2001

본 논문에서는 터보 TCM(Turbo Trellis Coded Modulation)에서 복호기 입력 전에 수신데이터를 이용하여 SNR을 추정하고, SNR에 따라 요구하는 성능을 만족하는 반복 복호수를 적응적으로 복호기 앞단에서 미리 설정하는 반복복호 제어기법을 제안한다. 성능분석결과 최대 반복 복호를 수행했을 때와 비교하여 성능 감소 없이 평균 반복 복호수를 줄일 수 있었다. 따라서 제안구조는 터보 TCM의 복호화 과정에서 문제점 중 하나인 복호 계산량과 지연을 성능 저하 없이 효율적으로 감소시킬 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.411-415
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• 2008

최근 멀티미디어 응용에서 XML은 메타데이터를 표현하기 위하여 그 사용량이 증가하고 있는 추세이며, 그 예로는 MPEG-7 MDS, MPEG-21등이 있다. 이러한 XML형식의 메타데이터의 크기를 줄이기 위하여 MPEG-7에서 정의한 포맷이 Binary Format for Metadata(BiM)이다. BiM은 스트리밍을 고려하여 단편화를 통한 점진적인 전송이 가능하며, 압축률이 높고 복호화에 따르는 오버헤드가 작다는 장점을 제공한다. 본 논문에서는 BiM에 대한 간단한 소개와 모바일 환경에 적합하도록 구현한 BiM 복호기의 설계 및 구현에 대하여 소개한다.구현한 복호기는 모바일 환경의 다양한 플랫폼에서의XML 파싱 모듈과 DOM 트리모듈에 대한 종속성을 제거하기 위하여, 스키마 파일의 파싱을 데스크탑에서 수행하고 이에 대한 파싱 결과를 자체 정의한 Syntax File 형식으로 복호기에 전송할 수 있도록 하였다. 또, BiM형태로 전송되는 ESG 메타데이터와 MPEG-4 LASeR 스트림에 대하여 Windows, Windows CE, embeded Linux 환경에서 정상적으로 복호화 하는 것을 확인하였다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.7 no.1
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• pp.45-56
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• 1997

본 논문에서는, 무선 통신시스템에 적용 가능한 (255,215) BCH부호의 효율적인 복호 알고리즘을 제안하고, 이를 이용하여 5중 에러 정정 부호기 및 복호기를 설계하였다. peterson의 복호기보다 곱셈기, X-or 게이트의 수가 현저히 줄어들었을 뿐만 아니라 역원계산기가 필요 없음이 입증되었고, VHDL을 사용한 컴퓨터 시뮬레이션을 통해서 그 타당성을 검증하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.11B
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• pp.1872-1878
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• 2000

Turbo Code는 반복 부호 알고리듬을 사용함으로써 백색 가우시안 잡음(AWGN)채널 환경하에서 Shannon의 한계에 가까운 성능을 보이는 오류정정 방식으로 제안되었다. 그러나 Turbo code는 반복복호로 인해 매 복호시마다 큰 인터리버와 복호기를 거쳐야 하기 때문에 수신과정에서 커다란 지연을 요구하게 된다. 따라서 차세대 무선 멀티미디어 통신에서 실시간 음성서비스나 화상서비스를 제공하는데 어려움이 많다. 본 논문에서는 기존의 터보 복호기를 변형하여 매 복호시 각각의 복호기에서 LLR 출력시퀀스를 발생시킴으로써 반복 복호 횟수를 줄이는 방법을 제안하였다. 이렇게함으로서 기존의 Toubo code가 갖는 성능은 크게 변화시키지 않으면서 각각의 정보프레임을 가변적으로 복호함으로서 반복 복호로 인한 시간 지연을 줄였다.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.597-600
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• 2000

Turbo Code는 반복 복호알고리듬을 사용함으로써 백색 가우시안 잡음(AWGN)채널 환경에서 Shannon의 한계에 가까운 성능을 보이는 오류정정 방식으로 제안되었다. 그러나 Turbo code는 반복복호로 인해 매복호시마다 큰 인터리버와 복호기를 거쳐야 하기 때문에 수신과정에서 커다란 지연을 요구하게 된다. 따라서 차세대 무선 멀티미디어 통신에서 실시간으로 음성서비스나 화상서비스를 제공하는데 어려움이 많다. 본 논문에서는 기존의 터보 복호기를 변형하여 매 복호시 각각의 복호기에서 출력시퀀스를 발생시킴으로서 반복 복호 횟수를 줄이는 방법을 제안하였다. 이렇게 함으로서 기존의 Turbo code가 갖는 성능은 크게 변화시키지 않으면서 각각의 정보프레임을 가변적으로 복호함으로서 반복복호로 인한 시간 지연을 줄일수 있었다.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.47 no.2
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• pp.161-168
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• 2019

This paper proposes a variable data transfer asymmetric TDD(Time Division Duplex) system for small UAV(Unmanned Aerial Vehicle) data link system. In the proposed method, a turbo decoder with a double buffer controller is proposed to apply turbo decoder with long decoding time to asymmetric TDD system. The proposed method achieves variable data transfer rate and maximum data transfer rate. The advantage of the proposed method is demonstrated by its data transfer rate. The measured data transfer rate is more than 1.8 times than that of symmetric TDD system. In addition, PER(Packet Error Rate) performance is the same and data transfer rate is variable.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.8
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• pp.1548-1557
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• 1994

In this paper, the dual mode error correcting adaptive decoding algorithm which is adapted to the continuous phase frequency shift keying(CPFSK) modulation is presented as a technique for overcoming the distortion that reveals from the Rayleigh fading channel. The dual mode adaptive decoder nominally operates as a Viterbi decoder and switches to the burst error correcting mode, whenever the decoder detects an uncorrectable burst error pattern. Under the fading channel environment and when the usable memory quantity is restricted, the dual mode adaptive decoding algorithm shows an advantage in the BER performance over the interleaving technique, and also obtains the merit of not needing the large time delay that the interleaving technique requires. The experimental results from the computer simulation demonstrate the performance of the algorithm and verify the theoretical results.

• The Journal of the Korea Contents Association
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• v.16 no.3
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• pp.91-101
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• 2016

This paper presents the design of new parallel BCH decoder for MLC NAND flash memory. The proposed decoder supports the multi-byte parallel operations to enhance its throughput. In addition, it employs a LFSR-based parallel syndrome generator for compact hardware design. The proposed BCH decoder is synthesized with hardware description language, VHDL and it is verified using Xilinx FPGA board. From the simulation results, the proposed BCH decoder enhances the throughput by 2.4 times than its predecessor employing byte-wise parallel operation. Compared to the other counterpart employing a GFM-based parallel syndrome generator, the proposed BCH decoder requires the same number of cycles to complete the given works but the circuit size is reduced to less than one-third.