• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1777-1780
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• 2005

OFDM(Orthogonal Frequency Division Multiplexing)은 제 4 세대 기술로 일컬어지는 변조 방식으로 최근 유럽의 디지털 오디오 방송(DAB)과 디지털 비디오 방송(DVB)에 표준으로 사용되고 있으며, IEEE 802.11a 무선 LAN 및 디지털 가입자라인 xDSL 에서도 사용되고 있다. 본 논문에서는 OFDM 모뎀 구현의 핵심이라고 할 수 있는 64-포인트 FFT(Fast Fourier Transform) 프로세서의 여러 가지 구조를 분석하고, 이들과 비교하여 성능 대 면적 비를 획기적으로 향상시킨 새로운 FFT 프로세서인 Radix-4,2 SIC (Single Instruction Computer) 구조를 제안하였다. 본 논문에서 제안하는 SIC 구조는 버터플라이 연산의 재사용을 극대화하였으며 Radix-4,2 알고리즘을 사용함으로써 FFT 프로세서에서 면적의 80%를 차지하는 복소곱셈기의 수를 감소시켜 크기를 획기적으로 줄인 결과를 보여 준다.

• 한국정보통신학회논문지
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• 제8권3호
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• pp.563-569
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• 2004

유성버스트 통신로 해석에 사용되는 공식은 일반적으로 트레일에 대해 전파를 입사 후 반사된 전파의 특성 값을 이용하여 얻을 수 있다. 수치해석 시뮬레이션은 전계의 복소 공간 구조에서 나타낸다. 전계 강도에 대한 시작용은 비정적 모델을 연산하여 얻을 수 있다. 이러한 시작용은 기본적으로 유성 트레일의 매개 변수에 따라 변화하고 또한 이는 단일 산란시 신호 강도의 시종속에 많은 변수가 있다는 것을 나타낸다. 실제적으로 저밀도의 유성 트레일에서 사용하는 근사 매개 변수는 고밀도 유성과 같이 지속시간이 오래 유지되는 경우에도 적용이 가능하다.

• 한국안광학회지
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• 제10권4호
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• pp.305-312
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• 2005

분 논문에서는 Lohmann 방법과 FFT (fast Fourier transform)를 사용하여 홀로그램을 제작하였다. 먼저 수학적으로 정의되는 물체의 $128{\times}128$로 표본화된 점들에 대한 복소 파면을 FFT 연산으로 구하였다. 그리고 Lohmann의 방법을 사용하여 각각의 표본점에 대한 복소 파면의 진폭과 위상을 홀로그램 정보로 바꾸었다. PC와 레이저 프린터를 용하여 홀로그램 도면을 그렸으며, 그 도면을 사진 축소하여 CGH(computer generated holograms) 필름을 제작하였다. 헬륨-네온 레이저와 역퓨리에 변환 광학계를 사용하여 수학적으로 정의되는 물체의 홀로그램 상을 재생하였다. $32{\times}32$, $64{\times}64$, $128{\times}128$의 표본수, random 위상의 적용 여부, 진폭 절단 및 CGH 필름의 표백 정도에 따라 변화하는 홀로그램 상의 특성을 조사하였다. 이 실험을 통하여 우수한 홀로그램 상을 재생할 수 있는 최적 조건과 홀로그램 상에서 스페클 잡음을 줄일 수 있는 최적 조건을 얻을 수 있었다. 2진 위상 홀로그램을 프로그램하기 위하여 Lohmann의 알고리즘을 MS Visual BASIC 6.0으로 구현하였다.

• 전자공학회논문지
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• 제54권7호
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• pp.29-35
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• 2017

본 논문에서는 고속 데이터 전송을 위해 orthogonal frequency division multiplexing (OFDM) 시스템에 적용 가능한 고속 fast Fourier transform (FFT) 프로세서를 제안하였다. 제안하는 FFT 프로제서는 높은 처리율을 만족하기 위해 mixed-radix 알고리즘과 8개의 병렬 경로를 가지는 multipath delay commutator (MDC) 파이프라인 구조를 채택하였다. 하드웨어 복잡도를 줄이기 위해서 새로운 스케줄링 기법들을 적용하여 twiddle factor 연산을 위한 read-only memories (ROM)의 크기를 줄이는 구조와 복소 상수 곱셈기의 수를 줄이는 구조를 제안한다. 제안하는 구조는 지연 소자와 연산 사이클의 증가 없이 하드웨어 복잡도를 줄일 수 있다. 또한, IEEE 802.11 ac/ad와 같은 고속 OFDM 시스템을 위해 64/128/256/512-포인트 FFT 연산이 가능하다. 제안하는 FFT 프로세서는 Verilog-HDL로 모델링하여 Samsung 65nm 공정 라이브러리로 합성하여 0.36mm2의 면적과 330MHz의 동작 주파수에서 2.64 GSample/s를 보이고 있다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.60-69
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.

• 전자공학회논문지S
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• 제36S권10호
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• pp.1-9
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• 1999

본 논문에서는 직교 주파수분할다중화의 첨두전력 대 평균전력비 감소를 위한 부분전송열 방식에서 연산 복잡도를 줄이기 위한 부블럭분할법이 제안된다. 여기서는 부블럭의 부분부대역에 랜덤하게 복소신호를 할당하고 이들을 반복적으로 연결시킨다. 그리고 보간 형태로 활성화된 부대역을 이용하여 변조함으로써 연산량이 감소된다. 모의실험 결과 제안된 방법은 기존의 방법과 거의 유사한 첨두전력 대 평균전력비 감소성능을 나타내었다. 그러나 부분전송열 직교 주파수분할다중화의 단일 심벌 전송에 요구되는 연산복잡도는 기존의 방법에 크게 감소됨을 알 수 있었다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제31권5호
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• pp.563-569
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• 2004

저니키 모멘트(Zernike moment)는 영상의 표현 능력이 뛰어나기 때문에 객체 인식 또는 내용기반 영상 검색 시스템에서 많이 사용되었으나, 정의식이 복잡하기 때문에 많은 연산량을 필요로 하는 단점이 있다. 저니키 모멘트를 빠르게 계산하는 기존의 방법들은 주로 1차원 실수 방사 다항식을 빠르게 계산하는 방법에 중점을 두었다. 본 논문에서는 저니키 복소 기저 함수의 대칭성을 유도하여 저니키 기저함수를 빠르게 계산하고 입력 영상으로부터 저니키 모멘트를 효율적으로 추출하는 방법을 제안한다. 제안하는 방법은 저니키 기저 함수 계산에 필요한 연산량을 기존 방법의 약 20%로 줄이고, 저니키 모멘트 추출에 필요한 곱셈 연산을 25%로 감소시킨다. 또한, 저니키 모멘트를 특징 벡터로 이용하는 시스템 구현 시 필요한 메모리 요구량도 기존 방법의 25%만을 필요로 한다. 제안하는 방법은 회전 모멘트, 의사 저니키 모멘트, ART(Angular Radial Transform) 등의 계산에도 같은 방식으로 적용될 수 있다.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1187-1194
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• 1999

일반적으로 무선 이동 채널은 협대역 스펙트럼을 갖는 복소 랜덤 프로세스로 모델링된다. 본 논문에서는 DSP 단일칩을 사용한 페이딩 신호의 실시간 발생에 대해 기술한다. 실시간 시뮬레이터는 단말기 이동 속도, 반송파 주파수, line-of-sight 성분과 다중 경로 성분의 비, 수신 전력의 분산과 같은 시뮬레이션 파라미터를 윈도우상에서 선택할 수 있도록 설계되었다. 최소화된 DSP 연산량으로 이상적인 페이딩 신호를 발생하기 위한 알고리즘과 필터 설계시의 trade-off가 고찰되었다. 실험으로 측정된 페이딩 채널 프로세스의 통계 특성은 이론치와 거의 일치함을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.773-778
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• 2007

디지털 위성방송의 복조단에서 사용되고 있는 동기 검파 방식의 QPSK복조기에서 복소 신호의 전송시 송신단과 수신단 사이의 반송파 위상이 동기 되지 않아서 위상차 ${\theta}$가 발생하면 복조된 심볼은 원래 전송 신호에 $e^{j{\theta}}$가 곱해진 형태로 변하게 된다. 이러한 복조기의 성능은 연산처리 비트수가 증가할수록 향상되는 반면 하드웨어의 복잡도가 증가하므로 복잡도와 시스템의 성능을 동시에 고려하여 비트수를 결정하여야 한다. 따라서 본 논문에서는 곱셈기 수를 줄임으로써 구현상의 복잡도를 감소시키고, lookup table을 사용하지 않는 조합 회로 구조로 설계하여 전력소모를 줄일 수 있었다.

• 한국통신학회논문지
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• 제34권4C호
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• pp.403-413
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• 2009

본 논문에서는 OFDM 신호의 높은 PAPR과 전력 증폭기의 비선형성에 의한 신호의 왜곡과 스펙트럼의 확산을 방지하기 위한 전치 보상기의 설계 기법으로 디지털 영역에서 구현 가능한 p차 역필터를 이용한 방법, 간접 학습 구조를 이용한 방법 그리고 룩업 테이블을 이용한 방법 등 3가지 방식을 설명하고 각각의 성능을 비교 분석하였다. 앞의 두 방법은 다항식을 이용한 방법으로, 계수의 개수가 적어 많은 메모리가 필요 없고 수렴 속도가 빠르고, 진폭과 위상의 보상을 나누어서 구성하므로 복소 계산이 필요 없어 계산도 간단하다. 룩업 테이블 방법은 연산 과정이 간단하기 때문에 구현이 가장 쉬운 장점을 가지지만 위의 두 방식에 비해 많은 메모리를 필요로 하는 단점을 가진다. 모의 실험 결과 간접 학습 구조가 가장 좋은 성능을 가지지만 64QAM 변조 방식을 기준으로 $BER=10^{-4}$에서 최대 SNR 1 dB 정도의 차이를 가지므로 거의 같은 성능을 가진다고 볼 수 있다. 위의 세가지 전치보상기는 증폭기의 에이징(aging)과 환경 변화에 적응적으로 동작하며 구현 상의 요구에 따라 선택될 수 있다.