• 전자공학회논문지C
• /
• 제36C권2호
• /
• pp.46-53
• /
• 1999

본 논문에서는 HDTV 비디오 신호를 처리함에 있어 신호의 병목현상을 없애주고 신호의 원활한 처리를 위해 새로운 알고리듬을 적용하여 54MHz의 동작 주파수를 갖는 패커를 제안하였다. 또한 제안된 패커의 성능을 검증하기 위해 조합논리를 이용한 ROM 테이블 구조를 갖는 DCT 계수 부호화부를 함께 설계하므로써 DCT 계수 부호화부의 출력을 제안된 패커의 입력 데이타로 사용하였다. 본 논문에서 제안된 회로는 VHDL 코드를 이용하여 설계하였고 SYNOPSYS tool의 $0.65{\mu}m$ 공정을 이용한 모델링과 시뮬레이션을 수행하였다.

• 한국경영과학회:학술대회논문집
• /
• 대한산업공학회/한국경영과학회 2006년도 춘계공동학술대회 논문집
• /
• pp.1596-1602
• /
• 2006

대부분의 금형 제작에 있어서 face milling은 가공물의 표면을 매끄럽게 하는 가장 중요한 마무리 공정이다. 이 마무리 단계에서 burr의 형성은 가히 탐탁지 않은 현상중의 하나가 된다. 또한, burr는 가공물의 정밀도를 감소시키고 작업자의 안전에 영향을 미치기 때문에 이를 제거하기 위해 후처리(deburring)과정을 야기 시키며, 불필요한 비용의 발생과 작업의 병목현상을 불러오게 된다. 따라서, burr의 생성 원리를 이해하고 burr의 발생을 최소화 할 수 있는 연구가 필요하게 된다. 이를 바탕으로 deburring의 비용을 줄일 수 있는 최적의 가공계획을 수립해야만 제품의 정밀도를 높일 수 있고, 작업 능률과 생산성을 향상시킬 수 있다. 본 논문에서는 지금까지의 연구보다 좀더 현실적으로 접근하기 위하여 피삭재의 형상이 line, arc, circle, spline 등의 여러 가지 형상으로 복합적으로 이루어진 복합형상에 대하여 burr의 발생을 연구하였고 이에 다중가공 경로까지 고려하여 burr의 형성을 예측할 수 있는 알고리즘을 수립하였다. 더 나아가 본 연구의 궁극적 목적인 burr를 최소로 발생시키는 가공경로를 설계할 수 있는 시스템을 개발하고자 한다

• 전기전자학회논문지
• /
• 제21권3호
• /
• pp.240-243
• /
• 2017

차량 내부의 전자 장치가 급증함에 따라 CAN(controller area network)에 데이터 병목 현상이 발생하기 시작했다. 이에 따라 CAN을 개량한 CAN-FD(CAN with flexible data rate) 버스가 개발되었는데, 버스 중재 단계(arbitration phase)에서는 CAN과 동일한 속도로 전송하되 데이터 전송 단계(data phase)에서는 훨씬 빠른 속도로 전송함으로서 호환성과 효율성을 모두 높였다. 본 논문에서는 CAN-FD 규격 1.0과 CAN 규격 2.0A, 2.0B를 모두 만족하는 CAN-FD 제어기를 Verilog HDL를 사용하여 설계하고 FPGA로 구현한 뒤 동작을 검증하였다. 0.18um 공정을 사용하여 합성한 결과는 약 46,300 게이트이다.

• 마이크로전자및패키징학회지
• /
• 제30권3호
• /
• pp.11-19
• /
• 2023

최근 Chat GPT와 같은 인공지능 (Artificial Intelligence, AI) 기술의 급격한 발전에 따라 AI 반도체의 중요성이 강조되고 있다. AI 기술은 빅데이터 처리, 딥 러닝, 알고리즘 등의 요구사항으로 인해 대용량 데이터를 빠르게 처리할 수 있는 능력을 필요로 한다. 그러나 AI 반도체는 대규모 데이터를 처리하는 과정에서 과도한 전력 소비와 데이터 병목현상 문제가 발생한다. 반도체 전공정의 초미세공정이 물리적 한계에 도달함에 따라, AI 반도체의 연산을 위한 최신 패키징 기술이 요구되는 추세이다. 본 고에서는 AI 반도체에 적용가능한 인터포저, TSV, 범핑, Chiplet, 하이브리드 본딩 패키징 기술에 대해서 기술하였다. 이러한 기술들은 AI 반도체의 전력 효율과 연산 속도를 향상시키는데 기여할 것으로 기대된다.

• 한국정보과학회논문지:정보통신
• /
• 제32권5호
• /
• pp.583-592
• /
• 2005

인터넷의 안정성에 영향을 미치는 요소로 종단간에 이루어지는 TCP 혼잡제어가 있다. 현재 인터넷의 주요 TCP 버전인 Reno가 사용하는 수동적인 혼잡제어 방법은 네트워크의 혼잡을 심화시키는 원인이 된다. 그러나 이러한 Reno의 문제점을 개선하기 위해 제안된 Vegas는 Reno에 비해 우수한 성능을 가짐이 이전의 관련 연구에서 증명되었음에도 불구하고 세 가지 심각한 불공정성 문제를 가지고 있기 때문에 범용적으로 사용되지 못하고 있다. 본 논문에서는 이러한 Vegas의 문제점을 보완하기 위해서 기존의 Vegas 혼잡제어 알고리즘을 개선한 새로운 TCP NewVegas 혼잡제어 알고리즘을 제안한다. 제안한 NewVegas는 병목구간 라우터에서 큐잉되는 패킷의 편차를 사용하여 기존 Vegas의 불공정성 문제를 효과적으로 해결한다. 제안한 알고리즘의 성능을 검증하기 위해 NewVegas와 Reno 및 기존의 Vegas를 비교하는 실험을 수행하였다. 실험 결과를 통해서 제안한 NewVegas가 기존 Vegas의 혼잡제어 방법에 비해 우수한 성능을 보일 뿐만 아니라, Vegas의 불공정성 문제도 크게 개선되었음을 확인할 수 있었다.

• 한국컴퓨터산업학회논문지
• /
• 제2권9호
• /
• pp.1163-1174
• /
• 2001

ATM 네트워크의 목적은 다양한 네트워크의 접속을 지원하는 것이다. ATM 네트워크에서는 트래픽 제어 방식으로 ACR(Allowed Cell Rate)의 변화를 이용하여 링크 대역폭의 이용률을 증대시키는 트래픽 제어 방식인 EPRCA(Enhanced Proportional Rate Control Algorithm) 스위치를 이용한 ABR(Available Bit Rate) 서비스 방법을 사용한다. 그러나 ABR 서비스에서는 서로 다른 RTT(Round Trip Times) 접속에 따른 서로 다른 처리 방법을 사용한다. 따라서 본 논문에서는 서로 다른 처리방법에 따른 불공정성을 개선하기 위해 ABR 셀 지연 방법을 사용한다. 본 연구의 셀 지연방법에서는 3가지 셀 지연 참조 매개변수가 정의되어 있으며 RM(Resource Mana-gement) 셀 메시지에 반영된다. 제안한 방식의 성능을 평가하기 위하여 ABR 지연방법과 ABR RMM(Relative Rate Marking) 방법 사이에서 각각의 TCP 접속의 공정성을 비교한다. 그리고 병목 링크 대역폭을 공유하는 서로 다른 RTT를 갖는 6개의 TCP 접속과 백그라운드 트래픽을 갖는 간단한 ATM 네트워크 모델을 사용하여 시뮬레이션을 수행하였다. TCP 효율에 기반 한 시뮬레이션을 수행한 결과 ABR 셀 지연 방식이 TCP 접속 사이에서 공정성을 개선한다는 것을 알 수 있다.

• 대한전자공학회논문지SD
• /
• 제45권11호
• /
• pp.71-76
• /
• 2008

H.264(또는 MPEG-4/AVC pt.10) 압축 표준은 고성능 영상 압축 알고리즘으로 그 적용 범위를 넓혀 가고 있다. H.264 압축 표준의 가변길이 코드(Variable Length Code)는 데이터의 통계적 중복성의 특성을 이용하여 압축을 한다. 이러한 압축된 비트 스트림은 복호기에서 연속된 비트 스트림을 잘라내는 작업과 테이블에서 비트 스트림과 비교하는 작업을 진행하는데 순수 하드웨어 구현이 까다로운 연산부이다. 본 논문에서는 HD 영상을 실시간으로 복호 가능한 가변길이 복호기 구조를 제안한다. Exp-Golomb 복호기는 연산기로 구성되어 있으며, CAVLD는 테이블과 연산기를 혼합하여 최적화된 하드웨어로 설계하였다. 비트 스트림의 분할(parsing) 작업은 배럴 쉬프터(Barrel shifter)와 1값 감지기(First 1's detector)에서 진행되며, 이 두 유닛은 Exp-Golomb 복호기와 CAVLD가 공유하는 구조로 설계하여 불필요한 하드웨어를 제거하였다. CAVLD와 재정렬(Reorder) 유닛간의 병목현상으로 가변길이 복호기 뿐만 아니라 H.264 디코더 전체의 성능 저하가 나타나는 단점을 제거하기 위해서 CAVLD와 재정렬 유닛간 FIFO와 재정렬 유닛의 최종 출력에 메모리를 두어 병목현상을 제거하였다. 제안된 가변길이 복호기는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 0.18um 표준 CMOS 공정을 사용한 합성 결과는 22,604 게이트 수이며, 동작 주파수 120MHz에서 HD 영상이 복호됨을 확인하였다.

• 한국컴퓨터정보학회논문지
• /
• 제17권7호
• /
• pp.1-11
• /
• 2012

최근 반도체 공정 기술이 발달함에 따라 단일 프로세서에 적재되는 코어의 수가 크게 증가하였고, 이는 프로세서의 성능을 급격하게 향상시키는 계기가 되고 있다. 특히, 많은 수의 코어들로 구성된 GPU(Graphics Processing Unit)는 대규모 병렬성을 활용하여 연산처리 성능을 크게 향상시키고 있다. 하지만, 주 메모리 접근 지연시간이 GPU의 성능 향상을 제약하는 심각한 요인 중 하나로 제기되는 상황이다. 본 논문에서는 3차원 구조를 통한 GPU의 메모리 접근 효율성 향상에 대한 정량적 분석과 3차원 구조 적용 시 발생 가능한 문제점에 대하여 살펴보고자 한다. 일반적으로 메모리 명령어 비율은 평균적으로 전체 명령어의 30%를 차지하고, 메모리 명령어 중에서 주 메모리 접근과 관련된 글로벌/로컬 메모리 명령어가 차지하는 비율 또한 평균 60%이므로 주 메모리로의 접근 지연시간을 크게 감소시키는 3차원 구조를 적용한다면 GPU의 성능 또한 크게 향상시킬 수 있을 것으로 예상된다. 그러나 본 논문에서 수행한 실험 결과에 따르면 메모리 병목현상으로 인해 3차원 구조 GPU의 성능이 2차원 구조 GPU에 비해 크게 향상되지는 않음을 확인할 수 있다. 분석 결과에 의하면, 3차원 구조 GPU는 2차원 구조 GPU와 비교하여 메모리 병목현상으로 인한 성능 지연이 최대 245%까지 증가하기 때문이다. 본 논문에서는 3차원 구조 GPU를 대상으로 메모리 접근의 효율성과 문제점을 함께 분석함으로써, 3차원 GPU에 적합한 메모리 구조를 설계하기 위한 가이드라인을 제시하고자 한다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2012년도 한국컴퓨터종합학술대회논문집 Vol.39 No.1(A)
• /
• pp.200-202
• /
• 2012

공정기술의 발달로 인해 GPU는 빠르게 발전하고 있다. GPU는 영상처리뿐만 아니라 한 번에 많은 양의 데이터를 처리하는 범용 작업에도 많이 쓰이고 있다. 한편, 최근에는 3차원으로 코어를 적층하는 3차원 CPU구조에 대해 많은 연구가 수행되고 있다. 3차원 구조는 코어를 수직으로 적층시켜 내부 연결망의 길이를 크게 줄여주어 성능을 크게 개선하는 장점을 가지고 있다. 이를 반영하여 GPU에도 3차원 구조를 적용하여 GPU의 성능을 향상시키려는 선행연구에 맞춰 본 논문에서는 3차원 구조 GPU의 성능 향상을 저해하는 요소들에 대해서 분석해 보고자한다. 본 논문에서는 선행연구에서 밝힌 메모리 인터페이스에서 발생하는 병목현상 이외에도 주 메모리 큐 용량과 네트워크 방식에 따른 3차원 GPU의 성능향상을 실험을 통하여 알아본다. 실험 결과 주 메모리 큐 용량에 따른 3차원 GPU의 IPC는 가장 큰 사이즈와 가장 작은 사이즈의 차이가 4 미만으로 주 메모리 큐 용량은 3차원 GPU의 성능에 큰 영향을 미치지 않는 것으로 분석된다. 주 메모리로의 읽기 또는 쓰기 요청들을 순서대로 저장하는 큐의 역할이 3차원 구조 GPU의 동작에는 큰 영향을 미치지 않기 때문으로 분석된다. 반면 네트워크 방식에 따른 실험에서는 fly 네트워크 방식에 비해서 crossbar 네트워크 방식이 더 빠른 데이터 통신을 가능하게 해주어 crossbar네트워크 방식에서 IPC수치가 약 14 증가함을 알 수 있다. 두 가지 실험을 통하여 3차원 GPU의 성능에 네트워크 방식 차이가 주 메모리 큐 용량 변화보다 더 큰 영향을 주는 것을 확인할 수 있다.

• 한국통신학회논문지
• /
• 제37B권9호
• /
• pp.795-805
• /
• 2012

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템의 파이프라인 브로드캐스트 알고리즘은 전송 대역폭을 최대로 활용하는 알고리즘 이다. 하지만 파이프라인 브로드캐스트는 데이터를 여러 조각으로 나누어서 전송하기 때문에, 불필요한 동기화 과정이 반복된다. 본 논문에서는 동기화 과정의 중복이 없는 서킷 스위칭 기반의 파이프라인 체인 알고리즘을 위한 MPI 유닛을 설계하였고, 이를 systemC를 통하여 모델링하여 평가하였다. 그 결과 파이프라인 브로드캐스트 알고리즘과 비교하여 브로드캐스트 통신의 성능을 최대 3.3배 향상 시켰고, 이는 통신 버스의 전송대역폭을 거의 최대로 사용하였다. 그 후 verilogHDL로 하드웨어를 설계하였고, Synopsys사의 Design Compiler를 사용하여 TSMC 0.18 공정 라이브러리에서 합성하였으며 칩으로 제작하였다. 합성결과 제안하는 구조를 위한 하드웨어는 4,700 게이트(2-input NAND gate) 면적으로, 전체 면적에서 2.4%을 차지하였다. 이는 제안하는 구조가 작은 면적으로 MPSoC의 전체적인 성능을 높이는데 유용하다.