• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.213-216
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• 2003

그리드 컴퓨팅에 있어서 핵심적인 역할을 하는 그리드 미들웨어는 사용자에게 있어서 사용하기에 편리해야 한다. 사용자가 자신의 계산을 수행하려고 할 때 사용해야 할 자원의 위치 및 가용성 등에 대해서 지식이 없더라도 자원의 할당을 자율적으로 할 수 있어야 한다. 특히 그리드 작업은 대부분 병렬작업으로서 분산된 복수의 자원을 동시에 이용하게 되는데, 이러한 환경에서 작업에 대한 모니터링은 사용자의 편의성을 최대한 고려하여 통합적인 서비스를 제공해야 한다. 그리고 OGSA(Open Grid Service Architecture)는 그리드에 웹 서비스 개념을 도입하여, 그리드 서비스의 확장성 및 구현의 용이성을 크게 향상시켰다. OGSA를 이용하여 그리드 서비스를 개발함으로써 사용자가 직접 미들웨어를 이용하기에 용이하게 할 뿐만 아니라, 사용자 어플리케이션을 만드는데 있어서도 쉽게 할 수 있다. 따라서 본 논문에서는 OGSA를 이용하여 사용자에게 통합적인 모니터링 서비스를 제공하는 그리드 작업 모니터링 서비스를 구현하였다.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.48 no.2
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• pp.88-95
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• 2011

Stereo matching is the research area that regarding the estimation of the distance between objects and camera using different view points and it still needs lot of improvements in aspects of speed and accuracy. This paper presents a fast stereo matching algorithm based on plane-converging belief propagation that uses message passing convergence in hierarchical belief propagation. Also, stereo matching technique is developed using GPU and it is available for real-time applications. The error rate of proposed Plane-converging Belief Propagation algorithm is similar to the conventional Hierarchical Belief Propagation algorithm, while speed-up factor reaches 2.7 times.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.12
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• pp.80-86
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• 2003

Elliptic curve cryptosystem(ECC) offers the highest security per bit among the known publick key system. The benefit of smaller key size makes ECC particularly attractive for embedded applications since its implementation requires less memory and processing power. In this paper, we propose a new multiplier structure with configurable output sizes and operation cycles. The number of output bits can be freely chosen in the new architecture with the performance-area trade-off depending on the application. Using the architecture, a 193-bit normal basis multiplier and inversion unit are designed in GF(2$^{m}$ ). It is implemented using HDL and 0.35${\mu}{\textrm}{m}$ CMOS technology and the operation is verified by simulation.

• Journal of the Computational Structural Engineering Institute of Korea
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• v.21 no.4
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• pp.317-324
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• 2008

Optimum design for general or complex structures are required to the need of many numbers of structural analyses. However, current computational environment with single processor is not capable of generating a high-level efficiency in structural analysis and design process for complex structures. In this paper, a virtual parallel computing system communicated by an internet of personal computers and workstation is constructed. In addition, a routine executing Pro/E, ANSYS and optimization algorithm automatically are adopted in the distributed process technique of sequential approximate optimization for the purpose of enhancing the flexibility of application to general structures. By employing the distributed processing technique during structural analysis using commercial application, total calculation time could be reduced, which will enhance the applicability of the proposed technique to the general complex structures.

• Journal of IKEEE
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• v.21 no.1
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• pp.92-95
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• 2017

In this paper, we proposed a way to improve function of small scale GP-GPU. Instead of using superscalar which increase scheduling-complexity, we suggested the application of simple core to maximize GP-GPU performance. Our studies also demonstrated that simplified Stream Processor is one of the way to achieve functional improvement in GP-GPU. In addition, we found that developing of optimal thread-assigning method in Warp Scheduler for specific application improves functional performance of GP-GPU. For examination of GP-GPU functional performance, we suggested the thread-assigning way which coordinated with Deep-Learning system; a part of Neural Network. As a result, we found that functional index in algorithm of Neural Network was increased to 90%, 98% compared with Intel CPU and ARM cortex-A15 4 core respectively.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.883-886
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• 2004

그리드 환경을 이용한 분산된 자원의 활용은 현재 많은 분야에서 활용되고 있으며 그 연구가 활발히 진행되고 있다. 그러나 자신의 분야에 관련된 PSE나 그리드용 어플리케이션이 개발되지 않으면 유저의 입장에서는 그리드 환경을 접하는 것이 어려워진다. 본 논문에서는 다양한 분야의 사용자들이 워크플로우를 직접 디자인하여 그리드의 분산된 환경을 통한 병렬처리가 가능하도록 그래픽 인터페이스를 제공하는 워크플로우 에디터의 구현에 관한 전반적인 내용을 기술하였다. 에디터의 구체적인 기능들을 살펴보며 유저에게 제공되어야 하는 기능들이 무엇인지 고찰해 본다.

• Proceedings of the Korean Society for Agricultural Machinery Conference
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• 2017.04a
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• pp.161-161
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• 2017

스마트 시설환경의 제어 요소는 난방기, 창 개폐, 수분/양액 밸브 개폐, 환풍기, 제습기 등 직접적으로 시설환경의 조절에 관여하는 인자와 정보 교환을 위한 통신, 사용자 인터페이스 등 간접적으로 제어에 관련된 요소들이 복합적으로 존재한다. PID 제어와 같이 하는 수학적 논리를 바탕으로 한 제어와 전문 관리자의 지식을 기반으로 한 비선형 학습 모델에 의한 제어 등이 공존할 수 있다. 이러한 다양한 요소들을 복합적으로 연동시키기 위해선 기존의 시퀀스 기반 제어 방식에는 한계가 있을 수 있다. 관행의 방식과 같이 시계열 상에서 획득한 충분한 데이터를 이용하여 제어의 양과 시점을 결정하는 방식은 예외 상황에 충분히 대처하기 어려운 단점이 있을 수 있다. 이러한 예외 상황은 자연적인 조건의 변화에 따라 불가피하게 발생하는 경우와 시스템의 오류에 기인하는 경우로 나뉠 수 있다. 본 연구에서는 실시간으로 변하는 시설환경 내의 다양한 환경요소를 실시간으로 분석하고 상응하는 제어를 수행하여 수학적이며 예측 가능한 논리에 의해 준비된 제어시스템을 보완할 방법을 연구하였다. 과거의 고성능 컴퓨팅(HPC; High Performance Computing)은 다수의 컴퓨터를 고속 네트워크로 연동하여 집적적으로 연산능력을 향상시킨 기술로 비용과 규모의 측면에서 많은 투자를 필요로 하는 첨단 고급 기술이었다. 핸드폰과 모바일 장비의 발달로 인해 소형 마이크로프로세서가 발달하여 근래 2 Ghz의 클럭 속도에 이르는 어플리케이션 프로세서(AP: Application Processor)가 등장하기도 하였다. 상대적으로 낮은 성능에도 불구하고 저전력 소모와 플랫폼의 소형화를 장점으로 한 AP를 시설환경의 실시간 제어에 응용하기 위한 방안을 연구하였다. CPU의 클럭, 메모리의 양, 코어의 수량을 다음과 같이 달리한 3가지 시스템을 비교하여 AP를 이용한 마이크로 클러스터링 기술의 성능을 비교하였다.1) 1.5 Ghz, 8 Processors, 32 Cores, 1GByte/Processor, 32Bit Linux(ARMv71). 2) 2.0 Ghz, 4 Processors, 32 Cores, 2GByte/Processor, 32Bit Linux(ARMv71). 3) 1.5 Ghz, 8 Processors, 32 Cores, 2GByte/Processor, 64Bit Linux(Arch64). 병렬 컴퓨팅을 위한 개발 라이브러리로 MPICH(www.mpich.org)와 Open-MP(www.openmp.org)를 이용하였다. 2,500,000,000에 이르는 정수 중 소수를 구하는 연산에 소요된 시간은 1)17초, 2)13초, 3)3초 이었으며, $12800{\times}12800$ 크기의 행렬에 대한 2차원 FFT 연산 소요시간은 각각 1)10초, 2)8초, 3)2초 이었다. 3번 경우는 클럭속도가 3Gh에 이르는 상용 데스크탑의 연산 속도보다 빠르다고 평가할 수 있다. 라이브러리의 따른 결과는 근사적으로 동일하였다. 선행 연구에서 획득한 3차원 계측 데이터를 1초 단위로 3차원 선형 보간법을 수행한 경우 코어의 수를 4개 이하로 한 경우 근소한 차이로 동일한 결과를 보였으나, 코어의 수를 8개 이상으로 한 경우 앞선 결과와 유사한 경향을 보였다. 현장 보급 가능성, 구축비용 및 전력 소모 등을 종합적으로 고려한 AP 활용 마이크로 클러스터링 기술을 지속적으로 연구할 것이다.

• Journal of Digital Convergence
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• v.10 no.11
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• pp.343-349
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• 2012

Usage control models are the new breed of access control models that allow description of comprehensive policies for usage of protected content. In this paradigm, decisions regarding access to objects are not limited to request time only. It is coupled with the usage of the protected objects and becomes a continuous process carried out in parallel to the usage. The realization of usage control has been a long standing research problem to overcome the issue of loss of control in secure document dissemination. With the emergence of cloud computing, documents are stored in the cloud, the document viewers and editors themselves reside in the cloud and are accessed from thin clients such as browsers. We note that such scenarios provide an ideal opportunity for the realization of usage control for securing the usage of documents based on the stakeholders' policies. In this paper, we proposed Multimedia Content Management (MCM) for a better realization multimedia content in the cloud based applications. We designed a robust architecture to provide fine-grained control over usage of protected objects through the use of emerging cloud computing paradigm. We present the design principles for this realization and discuss our proposed architecture.

• Convergence Security Journal
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• v.17 no.2
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• pp.15-22
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• 2017

This paper presents new 8-bit implementation of AES. Most typical 8-bit AES designs are to reduce the circuit area by sacrificing its throughput. The presented AES architecture employs two separated S-box to perform round operation and key generation in parallel. From the simulation results of the proposed AES-128, the maximum critical path delay is 13.0ns. It can be operated in 77MHz and the throughput is 15.2 Mbps. Consequently, the throughput of the proposed AES has 1.54 times higher throughput than the other counterpart although the area increasement is limited in 1.17 times. The proposed AES design enables very low-area design without sacrificing its performance. Thereby, it can be suitable for the various IoT applications that need high speed communication.

• The KIPS Transactions:PartA
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• v.11A no.5
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• pp.303-312
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• 2004

In this paper, we propose a methodology solving the problem of the hardware-software partitioning in reconfigurable systems using a Y-chart design space exploration and implement a simulator according to the methodology. The methodology generates a mapping set between tasks and hardware elements using the hardware element model and the application model. We evaluate the throughput by simulating cases in each mapping set. With the throughput evaluation result, we can select the mapping case with the highest throughput. We also propose an heuristic improving the simulation time by reducing the mapping set on the basis of the relationship between workload and parallelism. Simulation results show that we can reduce the size of mapping set which poses difficulties on hardware-software partitioning by up to 80%.