• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.1704-1705
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• 2011

MEMS(Micro Electro Mechanical Systems) 기술과 니켈 전기도금공정을 이용하여 수십 내지 수백개의 탐침을 갖는 일체형 탐침 패드(Probe Pad)를 제작하였다. PI(Polyimide) Film은 일본 UBE사의 $50{\mu}m$ 두께를 갖는 유피렉스를 사용하였다. 일체형 탐침 패드는 Polyimide Film에 Cu를 증착 후 사진식각공정을 통하여 PR Mold 형성한 후 전류가 흐르는 Cu 라인(line) 배선을 형성하기 위해 Cu를 식각하였으며 형성된 Cu Line 위에 니켈 전해도금공정을 실시하여 니켈 배선을 형성하였다. Ni 배선 위에 니켈 범프를 형성하기 위하여 PR Strip을 실시한 후 다시 PR Mold를 형성하였다. PR Mold 형성 후 다시 니켈 전해도 금을 실시하여 니켈 범프(bump)를 형성하였다. 제작된 탐침패드의 니켈배선의 폭은 $18.0{\mu}m$이고 피치(Pitch)는 $35{\mu}m$이며, 니켈 범프의 두께(Thickness)는 $10.0{\mu}m$로 제작되었다. 본 연구에서 제작된 탐침패드를 더욱 더 고집적화(Fine Pitch)하여 일체형 탐침 패드를 제작하게 되면 이를 사용하는 프로브유니트의 제작에 있어서 비용 절감 및 생산성(Throughput)을 크게 향상 시킬 수 있을 것이다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2012.05a
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• pp.313-314
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• 2012

본 연구는 반도체 배선형성에 있어 무전해 방식의 동(Electroless Copper) 피막특성에 관한 연구이다. 반도체 동 배선을 습식 무전해 도금공정을 이용하여 형성하였고, 이의 피막에 대하여 기본적인 표면 및 단면 조직이나 결정구조, 밀도, 석출속도, 밀착성 등을 분석하였다. 이어, 배선용 특성으로 요구되는 배선 비저항과 열처리에 따른 저항변화를 실험을 통하여 고찰하였고, 표면조도 및 조직구조에 따라 EM에 대한 영향성을 고찰하였다. 이어 AR3.0에 배선폭 30nm급의 초미세 배선상에서의 Gap-fill 상태를 확인한 결과 void없이 충진됨을 확인할 수 있었다.

• Korean Chemical Engineering Research
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• v.59 no.4
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• pp.632-638
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• 2021

With the copper interconnection in the semiconductor process, complex residues including copper oxide, fluoride, and polymeric fluorocarbon are formed by plasma etching. In this study, a cleaning solution was prepared with a component having an amine group (-NH₂) and a carboxyl group (-COOH), and the characteristics of removing post-etch residues in the copper wiring process were analyzed. In the cleaning solution containing an amine group, the length of the component substituted with nitrogen and the length of the carbon chain influenced the cleaning effect, and the etching rate of copper oxide increased as the pH of the cleaning solution increased. The activity of the amine group is in the basic region, and the activity of the carboxyl group is in the acidic region, and the cleaning process proceeds through complex formation with copper or copper oxide in each region.

• Journal of the Korean Vacuum Society
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• v.4 no.3
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• pp.327-333
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• 1995

전자소자의 축소화에 따라 박막배선에서의 electromigration은 점차 극소전자 디바이스의 주요 결함원인으로 부각되고 있다. 본 실험에서는 현재 박막 배선 재료로 가장 널리 사용되고 있는 AI-1%Si 금속박막배선의 electromigration에 대한 온도 및 배선길이의 의존성에 관하여 연구하였다. PSG($8000AA$)/SiO2(1000$\AA$)/AI-1%Si(7000$\AA$)/SiO2(5000$\AA$)/p-Si(100)의 보호막처리되지 않은 시편 등을 standard photolithography 공정을 이용하여 각각 제작하였다. 선폭 3$\mu$m, 길이 100, 400, 800, $\1600mu$m등의 AI-1%Si 배막배선구조를 사용하였다. 가속화실험을 위해 인가된 d.c.전류밀도는 4.5X106A/$ extrm{cm}^2$이었고 실온에서 $100^{\circ}C$까지의 분위기 온도에서 electromigration test를 진행하였다. 박막배선의 길에에 따른 MTF(Mean-Time-to-Failure)는 임계길이 이상에서 포화되는 경향을 보이며 이는 보호막층의 유무에 관계없이 나타난다. 선폭 $3\mu$m인 AI-1%Si 박막배선에서 임계길이는, 보호막처리된 시편은 $800\mu$m, 보호막처리되지 않은 시편은 $400\mu$m 배선길이에서 나타난다. 이러한 포화의 경향은 낮은 온도에서 더욱 명확해지는 특성을 보인다. 각 시편에서 electromigration에 대한 활성화에너지도 MTF의 특성과 유사하게 임계길이 이상에서 포화되는 특성을 보인다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.106-106
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• 2003

반도체 소자의 고집적화에 따라 채널길이와 배선선 폭은 점차 줄어들고, 이에 따라 단채널효과, 소스/드레인에서의 기생저항 증가 및 게이트에서의 RC 시간지연 증가 등의 문제가 야기되었다. 이를 해결하기 위하여 자기정렬 실리사이드화(SADS) 공정을 통해 TiSi2, CoSi2 같은 금속 실리사이드를 접촉 및 게이트 전극으로 사용하려는 노력이 진행되고 있다. 그런데 TiSi2는 면저항의 선폭의존성 때문에, 그리고 CoSi2는 실리사이드 형성시 과도한 Si소모로 인해 차세대 MOSFET소자에 적용하기에는 한계가 있다. 반면, NiSi는 이러한 문제점을 나타내지 않고 저온 공정이 가능한 재료이다. 그러나, NiSi는 실리사이드 형성시 NiSi/Si 계면의 산화와 거침성(roughness) 때문에 높은 누설 전류와 면저항값, 그리고 열적 불안정성을 나타낸다. 한편, 초고집적 소자의 배선재료로는 비저항이 낮고 electro- 및 stress-migration에 대한 저항성이 높은 Cu가 사용될 전망이다. 그러나, Cu는 Si, SiO2, 실리사이드로 확산·반응하여 소자의 열적, 전기적, 기계적 특성을 저하시킨다. 따라서 Cu를 배선재료로 사용하기 위해서는 확산방지막이 필요하며, 확산방지재료로는 Ti, TiN, Ta, TaN 등이 많이 연구되고 있다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.383-385
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• 2013

반도체소자의 고속실현을 위해서 알루미늄배선에서 40% 가량 성능을 높이는 반면 제조비용은 30%까지 낮출 수 있는 구리를 선호하고 있으나, 식각이 잘 되지 않아 원하는 패턴으로 만들어 내기가 곤란한 공정기술의 어려움과 구리물질이 지닌 유독성문제를 가지고 있다. 기존의 식각기술로는 구리패턴을 얻을 수 없는 기술적 한계 때문에 화학.기계적 연마(CMP)를 이용한 평탄화와 연마를 통해서 구리배선을 얻는 다마스커스(Damascene)기술이 개발됐고 이를 이용한 구리배선기술이 현실적으로 가능하게 됐다. CMP를 이용한 평탄화 및 연마 공정에서 Wafer에 도포된 구리의 두께를 실시간으로 측정하여 정밀하게 제어할필요가 있는데, 본 논문에서는 와전류를 이용하여 옹고스트롬 단위의 두께를 실시간으로 측정하여 제어 하는 시스템구현에 대해 기술한다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.11a
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• pp.64-64
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• 2003

고집적화된 시스템 LSI 반도체 소자 제조 공정에서 소자의 고속화 및 고성능화에 따른 배선층수의 증가와 배선 패턴 미세화에 대한 요구가 갈수록 높아져, 광역평탄화가 가능한 STI CMP(Shallow Trench Isolation Chemical-Mechanical-Polishing)공정의 중요성이 더해가고 있다. 이러한 STI CMP 공정에서 세리아 슬러리에 첨가되는 계면활성제의 농도에 따라 산화막과 질화막 사이의 연마 선택비를 제어하는 것이 필수적 과제로 등장하고 있다. 일반적인 CMP 공정에서 압력 증가에 따른 연마 제거량이 Prestonian 거동을 나타내는 반면, 연마 입자의 크기를 변화시켜 계면활성제의 농도를 달리 하였을 경우, 압력 변화에 따라 Non-Prestonian 거동이 나타나는 것을 고찰할 수 있었다. 따라서 본 연구에서는 세리아 슬러리 내에 첨가되는 계면활성 제의 농도와 연마입자의 크기를 달리한 후, 압력을 변화시킴으로 나타나는 non-Prestonian 거동에 미치는 영향에 대하여 연구하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.05a
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• pp.29-33
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• 2003

최근 이동 정보통신 분야의 발전에 따라 단말기 및 관련 부품들을 소형 경량화 하는 것이 매우 중요한 기술요소로 부각되고 있다. 이를 위해서는 기판의 배선밀도를 높이는 것과 개별 부품 또는 모듈의 크기와 무게를 줄이는 것이 절실히 필요하며, 이러한 요구에 부응하기 위해 기존의 다층 PCB 기술이나 MCM 기술에 비해 우수한 배선밀도와 양호한 전기적 특성을 갖는 저온 동시소성 세라믹(Low Temperature Co-fired Ceramic) 기술이 개발, 적용되고 있다. 본 논문에서는 이러한 LTCC 기판의 소결에 있어 기존의 소결 공정인 전기로 소결 공정과 microwave를 이용한 소결 공정을 이용하여 소결 하였을 때, LTCC 기판의 수축율과 무게감소, 그에 따른 밀도변화, SEM 을 이용한 표면형상 분석을 통해 급속가열을 통한 공정시간의 단축, 낮은 에너지 소비로 인한 제조단가의 절감, 균일한 가열로 인한 소결온도의 저하 등의 장점을 갖는 microwave sintering 을 적용할 수 있는 가능성을 제시하였다.

• Journal of the Microelectronics and Packaging Society
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• v.6 no.4
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• pp.1-7
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• 1999

We developed Fabrication process of embedded passive components in MCM-D substrate. The proposed MCM-D substrate is based on Cu/photosensitive BCB multilayer. The substrate used is Si wafer and Ti/cu metallization is used to form the interconnect layer. Interconnect layers are formed with 1000$\AA$ Ti/3000$\AA$ Cu by sputtering method and 3$\mu\textrm{m}$ Cu by electrical plating method. In order to form the vias in photosensitive BCB layer, the process of BCB and plasma etch using $C_2F_6$ gas were evaluated. The MCM-D substrate is composed of 5 dielectric layers and 4 interconnect layers. Embedded resistors are made with NiCr and implemented on the $2^{nd}$ dielectric layer. The sheet resistance of NiCr is controlled to be about 21 $\Omega$/sq at the thickness of 600$\AA$. The multi-turn sprial inductors are designed in coplanar fashion on the $4^{th}$ interconnect layer with an underpass from the center to outside using the lower $3^{rd}$ interconnect layer. Capacitors are designed and realized between $1^{st}$ interconnect layer and $2^{nd}$ interconnect layer. An important issue in capacitor is the accurate determination of the dielectric thickness. We use the 900$\AA$ thickness of PECVD silicon nitride film as dielectric. Capacitance per unit area is about 88nF/$\textrm {cm}^2$at the thickness of 900$\AA$. The advantage of this integration process is the compatibility with the conventional semiconductor process due to low temperature PECVD silicon nitride process and thermal evaporation NiCr process.

• Proceedings of the Korean Vacuum Society Conference
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• 1995.06a
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• pp.48-49
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• 1995

전자소자의 축소화에 따라 electromigration은 점차 반도체 디바이스의 주요 결함 원 인으로 부각되고 있다. 본 실험은 현재 배선 재료로 널리 사용되고 있는 Al-1%Si 금속박막 배선의 electromigration에 대한 온도 및 배선길이 의존성에 관하여 연구하였다. ppLCC(pplastic Leaded Chipp Carrier) ppackage된 ppSG(8000$\AA$)/SiO2(1000$\AA$)/Al-1%Si(7000 $\AA$)/SiO2(5000$\AA$)/pp-typpe Si(100)의 보호막처리된 시편과 Al-1%Si/SiO2(5000$\AA$)/pp-typpe Si(100)의 보호막처리되지 않은 시편등을 standard pphotolithograpphy 공정을 이용하여 각각 제작하였다. 선폭 3$mu extrm{m}$, 길이 100, 400, 800, 1600$\mu\textrm{m}$의 등의 Al-1%Si 박막배선구조를 사용하 였다. 가속화실험을 위해 인가된 D.C 전류밀도는 4.5$\times$106A/cm2이었고 실온에서 10$0^{\circ}C$까지 의 분위기 온도에서 electromigration를 실행하였다. 박막배선길이에 따른 MTF(Mean Time-to-Failure)는 임계길이 이상에서 포화되는 경향을 보이며 임계길이는 Al-1%Si 박막 배선에서 분위기온도에 따라 길이 400$\mu\textrm{m}$과 800$\mu\textrm{m}$범위에서 나타났다. 각 시편에서 electromigration에 대한 활성화에너지도 MTF의 특성과 유사하게 임계길이 이상에서 포화 되는 특성을 타나내었다.