• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.5
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• pp.29-35
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• 1999

Inductively coupled plsama etching of platinum thin film was studied using $O_2$ addition to $Cl_2$/Ar gas plasma. In this study, Pt etching mechanism was investigated with Ar/$Cl_2$ /$O_2$ gas plasma by using XPS and QMS. Ion current density was measured with Ar/$Cl_2$ /$O_2$ gas plasma by using single Langmuir probe. It was confirmed by using QMS and single Langmuir probe that Cl and Ar species rapidly decreased and ion current density was also decreased with increasing $O_2$ gas ratios. These results implied that the decrease of Pt etch rate is due to the decrease of reactive species ans ion current density with increasing $O_2$ gas mixing ratios. A maximum etch rate of 150nm/min and the oxide selectivity of 2.5 were obtained at Ar/$Cl_2$ /$O_2$ flow rate of 50 seem, RF power of 600 W, dc bias voltage of 125 V, and the total pressure of 10 mTorr.

• ETRI Journal
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• v.11 no.1
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• pp.123-135
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• 1989

본 논문에서는 $0.5\mum$의 최소선폭을 가지는 초고집적 소자제조에 필요한 레지스트 재료의 특성 및 레지스트 공정을 살펴보았다. 일반적인 레지스트 특성변수들 중에서 소자의 고집적화에 따라 중요한 미세형상 정의 및 건식식각에 의한 패턴전사에 관련된 변수들을 깊이 살펴보았다. 미세형상 정의에 필요한 레지스트 특성의 한계는 회절에 의한 분해능 한계 이론을 적용하였고, 패턴전사에 필요한 한계는 반응성 이온식각 과정을 고려하여 유추하였다. 마지막으로 굴곡이 있는 기판 상에서의 초미세 형상 정의를 위한 여러가지 레지스트 공정을 간단하게 비교 검토하였다.

• Journal of the Korean Vacuum Society
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• v.16 no.1
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• pp.15-22
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• 2007

We present the morphological evolution at different source powers in the ion-enhanced etching of GaAs(100) in $BCl_3-Cl_2$ plasma. With little ion bombardment at floating potential, the surface develops <110< ridges and {111} facets, as it does in purely chemical etching. The morphology develops in less than 1 minute and grows bigger over time. The etched surfaces show different morphologies at different source powers with constant pressures of gases. Lowe. source power (100 W) produces poorly developed crystallographic surfaces while higher source power (900 W) produces well developed crystallographic surfaces. This is attributed to the availability of excited reactive species(chlorine atoms) depending on source powers. With more concentration of the reactive species at higher source powers, the surface of GaAs(100) would be a surface that is expected from thermodynamics while the surface morphology would be determined by sputtering in the lack of reactive species. Statistical analysis of the surfaces, based on scaling theory, revealed two spatial exponents: one(smaller than one) is formed by atomic scale mechanisms, the other(larger than one) is formed by larger scale mechanisms which is believed to develop facets.

• Korean Journal of Materials Research
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• v.6 no.4
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• pp.379-387
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• 1996

본 연구에서는 GaAs 소자제작 및 epi-layer 성장 공정에 있어 이용되어지는 HCI, H3PO4, 탈이온수(de-ionized water:DIW)를 통한 습식제정후 공기중 노출에 따른 오염을 최소화하여 표면상태 변화를 진성적(intrinsic)으로 관찰하고자 모든 세정처리를 아르곤 가스(argon gas)로 분위기가 유지되는 glove box에서 수행하였으며, 표면조성 및 결합상태 변화에 대한 관찰은 X-선 광전자 분광기(X-ray photoelectron spectroscopy)를 통해 이루어졌다. 고진공하에서 GaAs를 벽개하여 관찰함으로써 Ga이 대기중 산소이온과 우선적으로 결합함을 알 수 있었고, 이런 GaAs 표면의 반응성에 대한 고찰을 바탕으로 습식세정에 따른 화학반응 기구가 제시 되어졌다. HCI 및 H3PO4/DIW/HCI처리후 CI-이온의 Ga 이온과의 반응에 의한 Ga-CI결합의 형성과 As 산화물의 높은 용해도에 따른 As 산화물의 완전한 제거 및 식각전 초기(bare)GaAsvyaus에 존재하는 원소(elemental)As 상태의 식각후 잔류가 관찰되어졌다. 또 HCI, H3PO4/DIW/HCI 처리하고 DIW로 세척후 표면상태 변화를 관찰한 결과, DIW처리에 의해 elemental As 상태가 증가함을 알 수 있었다.

• Proceedings of the Materials Research Society of Korea Conference
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• 1992.05b
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• pp.55-56
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• 1992

• Proceedings of the Materials Research Society of Korea Conference
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• 1998.11a
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• pp.13-13
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• 1998

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.414-414
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• 2009

나노스피어 리소그래피는 기존의 리소그래피 방법에 비해 나노 크기 패턴을 제작하는데 공정이 간단하며 재현성있게 대면적에 패터닝이 가능하다는 장점이 있다. 본 연구에서는 Vertical LED(V-LED)의 External quantum efficiency 향상을 위하여 나노스피어 리소그래 피를 이용하여 V-LED의 n-GaN 표면을 패터닝을 하였다. n-GaN 위에 Sputter를 이용하여 $SiO_2$를 증착 후 나노스피어를 스핀 코팅을 이용하여 단일막을 형성하였다. 그 후, 반응성 이온 식각 장치를 이용하여 나노스피어의 크기를 조절하고 $SiO_2$층을 식각하였다. 다음과 같은 공정 후 $SiO_2$층을 Mask층으로 하여 n-GaN 표면을 식각하였다. 실험 결과 나노스피어 리소그래피를 이용하여 V-LED의 External quantum efficiency 향상을 위한 n-GaN 표면의 패턴 제작이 가능함을 확인할 수 있었다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.2
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• pp.41-47
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• 1999

In this paper, we report 3D-simulations of a plasma etching process by employing cell-removal algorithm takes into account the mask shadow effect os well as spillover errors. The developed simulator haas an input interface to take not only an analytic form but a Monte Carlo distribution of the ions. The graphic user interface(GUI) was also built into the simulator for UNIX environment. To demonstrate the capability of 3D-SURFILER(SURface proFILER), we have simulated for a typical contact hole structure with 36,000($30{\times}40{\times}30$) cells, which takes about 20 minutes with 10 Mbytes memory on sun ultra sparc 1. as an exemplary case, we calculated the etch profile during the reactive ion etching(RIE) of a contact hole wherein the aspect ratio is 1.57. Furthermore, we also simulated the dependence of a damage parameter and the evolution of topography as a function of the chamber pressure and the incident ion flux.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.389-389
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• 2008

나노-스피어 리소그래피는 기존 리소그래피 방법에 비해 나노 크기의 패턴을 저비용에 공정이 간단하고, 대면적 패터닝이 가능하다는 장점이 있다. 본 논문에서는 나노-스피어 리소그래피 공정을 이용하여 실리콘 기판 위에 2차원 광자결정 구조를 제작하였다. 실리콘 기판 위에 직경이 500 nm 인 폴리스티렌 나노-스피어를 스핀 코팅 방법으로 단일막을 형성하였다. 스핀코팅 조건은 스핀속도와 시간을 조절하여 1단계는 400 rpm에서 10초, 2단계는 800 rpm에서 120초, 3 단계는 1400 rpm 에서 10초로 공정하였다. 그리고 산소 플라즈마를 이용한 반응성 이온 식각공정으로 폴리스티렌 나노-스피어의 크기를 조절할 수 있었으며, 이때 실리콘 기판 위에 형성된 다양한 크기의 폴리스티렌 나노-스피어 단일막은 금속막 증착시 마스크의 역할을 하게 된다. 금속막의 증착은 RF 마그네트론 스퍼터링 시스템을 이용하였으며, 공정 조건은 RF power를 100W, 공정 압력을 5 mTorr, Ar 유량을 10sccm으로 하였다. 스퍼터링 공정 후 폴리스티렌 나노-스피어를 제거함으로써 2 차원 광자결정 구조를 제작할 수 있었다. 실험 결과 단일막으로 형성된 폴리스티렌 나노-스피어의 크기를 조절함으로써 다양한 2차원 광자결정 구조 제작이 가능함을 확인할 수 있었다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.12
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• pp.48-52
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• 1998

We fabricated the newly proposed nano structure memory with SOI edge channel and a nano dot. The width of the edge channel of this device, which uses the side wall as a channel and has a nano dot on this channel region, was determined by the thickness of the recessed top-silicon layer of SOI wafer. The size of side-wall nano dot was determined by the RIE etch and E-Beam lithography. The I$_{d}$-V$_{d}$, I$_{d}$-V$_{g}$ characteristics of the devices without nano dots and memory characteristics of the devices with nano dots were obtained, where the voltage scan was done between -20 V and 14 V and the threshold voltage shift was about 1 V.t 1 V.