• Journal of Korean Electronics
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• v.10 no.2
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• pp.38-45
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• 1990

• Geotechnical Engineering
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• v.18 no.3
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• pp.18-21
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• 2002

• Journal of Korean Electronics
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• v.26 no.7
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• pp.29-30
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• 2006

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.233-238
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• 1999

극 미세 기술과 이에 수반되는 고가 장비와 시설에 대한 대량 투자, 그리고 고속, 저전력, 멀티미디어로 대변되는 칩의 다기능화라는 반도체 기술의 기술적 측면과 산업적 측면을 조망한다. 이러한 환경 내에서 산업화 이전 핵심기술을 산·학·연이 공동 개발함으로써, 연구개발 위험도를 줄이고 국가적으로 핵심기술을 위한 인프라를 구축하고자 1998년부터 시작된 시스템집적반도체기반 기술개발사업 (System IC 2010 : A Collaborative Project for Excellence in Basic System IC Technology)의 내용과 방향을 제시하고자 한다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2005.05a
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• pp.96-100
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• 2005

본 연구는 차세대 반도체 칩 패키징 재료로 검토되고 있는 열가소성 수지(Thermoplastic resin)의 사출 성형에 있어서의 불량과 그에 따른 해결책을 Visual Basic을 이용하여 전산 정보화함으로써 성형 불량 대책을 제공, Gate와 Runner를 최적화하는 지적 결정 시스템을 개발하였다. 체계적인 기술이 정립되어 있지 않는 플라스틱 성형의 문제점을 최소화하고 재료비 절감, 설계 납기일 단축, 제품 품질 향상을 그 목적으로 하고 있다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2004.05a
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• pp.191-194
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• 2004

본 연구는 차세대 반도체 칩 패키징 재료로 검토되고 있는 열가소성 수지(Thermoplastic resin)의 사출성형에 있어서의 불량과 그에 따른 해결책을 Visual Basic을 이용하여 전산 정보화함으로써 성형 불량 대책을 제공하는 지적 결정 시스템을 개발하였다. 체계적인 기술이 정립되어 있지 않는 플라스틱 성형의 문제점을 최소화하고 재료비 절감 설계 납기일 단축, 제품 품질 향상을 그 목적으로 하고 있다.

• Journal of the Korean Society for Nondestructive Testing
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• v.35 no.3
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• pp.200-205
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• 2015

An ultra-precise infrared microscope consisting of a high-resolution infrared objective lens and infrared sensors is utilized successfully to obtain location information on the plane and depth of local heat sources causing defects in a semiconductor device. In this study, multi-layer semiconductor chips are analyzed for the positional information of heat sources by using a lock-in infrared microscope. Optimal conditions such as focal position, integration time, current and lock-in frequency for measuring the accurate depth of the heat sources are studied by lock-in thermography. The location indicated by the results of the depth estimate, according to the change in distance between the infrared objective lens and the specimen is analyzed under these optimal conditions.

• Journal of the Microelectronics and Packaging Society
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• v.8 no.4
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• pp.67-72
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• 2001

An Effort has been made to more accurately analyze the flow in the chip cavity, particularly to model the flow through the openings in the leadframe and correctly treat the thermal boundary condition at the leadframe. The theoretical analysis of the flow has been done by using the Hele-Shaw approximation in each cavity separated by a leadframe. The cross-flow through the openings in the leadframe has been incorporated into the Hele-Shaw formulation as a mass source term. The optimization program based on the complex method integrated with flow analysis program has been successfully used to obtain the optimal filling conditions to avoid short shot.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.877-880
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• 2009

반도체 집적도의 향상과 제한된 프로세서 설계 능력으로 인한 칩 멀티 프로세서의 도입은 최근 수 년 동안 급속히 이루어졌으나, 다수의 프로세싱 코어를 효율적으로 사용하기 위한 기법은 부족한 실정이다. 칩 멀티 프로세서 상에서 실제 작업을 수행하지 않는 유휴 코어의 발생은 불가피하며, 이 때 코어가 소유한 자원들은 낭비될 수 밖에 없다. 기존의 연구들은 이렇게 낭비되는 자원 중에서 캐시의 효율적 관리를 위해 공유 캐시 형태로 캐시를 구성하였으나, 전체 캐시 관리에 따른 많은 오버헤드를 수반하였다. 본 논문에서는 이러한 유휴 캐시의 발생이 불가피함을 인지하고 그것을 칩 내 메모리 공간으로써 활용하여 칩 멀티 프로세서 전체의 성능을 향상시키는 기법을 제안한다. 이를 위해 ARM 코어 기반의 칩 멀티프로세서 시뮬레이터 환경을 구성하여 제안된 기법을 검증한다. 실험 결과 본 논문에서 소개된 기법은 4-코어 및 16 코어 기반 칩 멀티 프로세서 환경에서 각각 17%와 8%의 IPC 향상을 가져왔다.

• Journal of the Microelectronics and Packaging Society
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• v.7 no.4
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• pp.31-35
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• 2000

The stress state developed in a thin adhesive layer bonded between the semiconductor chip and the leadframe and subjected to a shear loading is investigated. The boundary element method (BEM) is employed to investigate the behavior of interface stresses. Within the context of a linear elastic theory, a stress singularity of type $\gamma^{\lambda=1}$(0<1<1) exists at the point where the interface between one of the rigid adherends and the adhesive layer intersects the free surface. Such singularity might lead to edge crack or delamination.