• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.252-252
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• 2013

최근 그래핀, hexagonal boron nitride (h-BN) 및 $MoS_2$ (molybdenum disulfide)와 같은 2차원 결정 물질들은 무어의 법칙(Moore's Law)를 뛰어넘어 계속적인 소자의 소형화를 가능케 하고 또한 대면적, 저비용 소자 개발을 가능케 하는 우수한 특성을 가진 차세대 반도체 트랜지스터 소재로 각광받고 있다. $MoS_2$는 bulk 상태일 때는 1.2 eV의 indirect 밴드갭을 가지지만 단층형태일 때는 1.8 eV의 direct 밴드갭을 가지며 dielectric screening 기법등을 통해 mobility를 향상시킬 수 있는 것으로 연구된 바 있다. 본 연구에서는 화학기상증착 (chemical vapor deposition)법을 이용하여 $MoS_2$ 박막을 형성하기 위한 기초연구인 Mo 전구체의 특성평가 및 적합한 공정조건 개발 연구를 수행하였다. 사용한 전구체는 $Mo(CO)_6$ (Molybdenum hexacarbonyl)이고, 온도 및 압력, 반응기체(H2 S, Hydrogen sulfide) 유량 등의 공정 조건 변화에 따른 거동을 Fourier transform infrared spectroscopy (FT-IR) 시스템을 사용하여 측정하였다. 또한 $Mo(CO)_6$의 분자구조를 상용 프로그램인 Gaussian으로 시뮬레이션 하여 실제 FT-IR 측정 결과값과 비교 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.116.2-116.2
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• 2013

최근 그래핀, hexagonal boron nitride (h-BN) 및 $MoS_2$ (molybdenum disulfide)와 같은 2차원 결정 물질들은 무어의 법칙 (Moore's Law)를 뛰어넘어 계속적인 소자의 소형화를 가능케 하고 또한 대면적, 저비용 소자 개발을 가능케 하는 우수한 특성을 가진 차세대 반도체 트랜지스터 소재로 각광받고 있다. $MoS_2$는 bulk 상태일 때는 1.2 eV의 indirect 밴드갭을 가지지만 단층형태일 때는 1.8 eV의 direct 밴드갭을 가지며 dielectric screening 기법 등을 통해 mobility를 향상시킬 수 있는 것으로 연구된 바 있다. 본 연구에서는 화학기상증착(chemical vapor deposition, CVD)법을 이용하여 $MoS_2$박막을 형성하기 위한 기초연구인 Mo전구체의 특성 평가 및 적합한 공정조건 개발 연구를 수행하였다. 사용한 전구체는 $Mo(CO)^6$ (Molybdenum hexacarbonyl)이고, 온도 및 압력, 반응기체($H_2S$, Hydrogen sulfide) 유량 등의 공정 조건 변화에 따른 거동을 Fourier transform infrared spectroscopy (FT-IR) 시스템을 사용하여 측정하였다. 또한 $Mo(CO)^6$의 분자구조를 상용 프로그램인 Gaussian으로 시뮬레이션 하여 실제 FT-IR 측정 결과값과 비교 분석하였다. 화학기상증착법을 이용한 $MoS_2$ 증착조건 최적화를 위하여 다양한 온도, 유량, 압력, 및 기판 종류에 대하여 증착 실험을 수행하였으며, 증착된 샘플은 scanning electron microscope (SEM), Raman spectroscopy를 이용하여 분석하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.04a
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• pp.29-32
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• 2012

전통적으로 컴퓨터의 성능은 중앙 연산 장치 (CPU)의 성능에 따라 좌지우지 되어 왔다. 하지만 CPU의 성능이 지속적인 발전을 거듭하여 무어의 법칙을 비교적 충실히 따라가고 있는 반면, 메모리의 성능은 근래 들어 더디게 발전되는 형국이다. 때문에, CPU와 메모리 간의 성능격차로 인해 메모리의 낮은 성능이 전체 시스템의 성능을 저하시키는 "Memory Wall Problem"은 점점 큰 문제로 대두되고 있다. 이러한 문제를 해결하기 위해 많은 연구에서 메모리 자체의 성능을 발전시키는 것은 물론 메모리 내부에 연산 처리 능력을 추가하여 시스템 전체의 성능을 향상 시키는 시도들을 해왔다. 이 논문에서는 이러한 Intelligent한 메모리 시스템에서의 SW Off-loading을 위한 성능 분석을 다룬다. 이전의 연구들이 주로 큰 단위의 Off-load를 다뤘던 것에 비해 이 논문에서는 작은 단위의 Off-load, 더 정확히는 어셈블리 수준의 Off-load의 효과에 대해 분석한다. 또한 현재의 어셈블리 수준의 Off-load의 한계를 지적하고 이를 극복하기 위한 루프 레벨 Off-load, 새로운 Technology와 아키텍쳐에 대해서도 소개한다.

• Journal of Digital Convergence
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• v.13 no.7
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• pp.341-347
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• 2015

Since the advent of Apple's iPhone, the smartphone industry has been producing new technologies and concepts at an accelerated pace. The speed of progress in this sector is exponentially increasing in accordance with Moore's Law, and smartphones are rapidly changing various aspects of human life. Especially, object control technologies using smartphones are being utilized in various sectors, including robots, home automation, and smart objects. However, the current smartphone object control technology is limited in terms of multicontrol. This study proposes the combined usage of the Bluetooth and Zigbee Modules for multiple object control using smartphones, and presents the necessary application design properties and the methodology for Zigbee communication. The study is an attempt at a territorial expansion of design, as a proposal of new methods for utilizing smartphones in the age of smart objects.

• Proceedings of the Materials Research Society of Korea Conference
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• 2009.11a
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• pp.4.2-4.2
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• 2009

10년 후면 영어와 한국어가 실시간으로 자동 통역되는 통역기가등장하며, 컴퓨터의 키보드 나 마우스 등은 음성으로 대체되며, 인간과대화를 나누는 로봇이 등장하여 대부분의 인간 허드렛일을 대행 할 것으로 예상된다. 이러한 인공 지능형기기를 구현하기 위해서는 현재보다 1천배 이상의 성능을 보이는 즉, 테라급의 CPU와 메모리가 필요하다. 현재 반도체소자의 주류를 이루고 있는실리콘 트랜지스터는 무어 법칙에 따라 매18개월마다 2 배씩트랜지스터 집적도가 증가되어 왔으며 현재 32nm가 시장 출시를 앞두고 있으나 2016년 이후 22nm 이하는 특성 불균일/열 발생 과 같은 기술적 한계와 천문학적으로 늘어나는 칩 제조비용 때문에 제품 출시가 매우 어려울 것으로 여겨진다. 교육과학기술부는 이러한 한계 극복을 위해 21세기 Frontier 프로그램으로 테라급나노소자개발사업단을 2000년 7월 발족 하였으며 본 사업단은 테라급의 성능과 메모리 집적도를 갖는 나노소자개발을 최종목표로 출범 하였다. 프론티어사업은 10년 이상의 장기적인 개발기간이 필요한 'High Risk, High Return'의 특성을 갖고 있다. 본사업단은 이러한 프론티어사업의 취지에 따라 철저한 사전기획과 기술 환경변화에 따른 신속한 대응력, 철저한현장 중심적 사업관리를 해왔다. 본 재료학회 추계학술대회에서는 본 사업단이 이룩한 성과와 미래의 나노소자들을 소개할 예정이다.

• Transactions on Semiconductor Engineering
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• v.2 no.3
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• pp.19-26
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• 2024

Semiconductors are considered as one of the essential technologies in modern electronic devices and systems. Thus, it is required to predict and propose the semiconductor technology development roadmap. This study describes the key semiconductor technology issues, research and development trends, and their future roadmap, in the four areas such as the semiconductor device More-Moore integration technology, system-specific application processor technology, artificial intelligence/machine learning (AI/ML) processor technology, and outside system connectivity via optical and wireless communication.

• Journal of the Institute of Electronics and Information Engineers
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• v.49 no.12
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• pp.209-218
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• 2012

Recently, the Field Programmable Stateful Logic Array (FPSLA) was proposed as one of the most promising system integration technologies which will extend the life of the Moore's law. This work is the first proposal of the FPSLA design automation flow, and the approaches to logic synthesis, synchronization, physical mapping, and automatic placement of the FPSLA designs. The synchronization at each gate for pipelining determines the x-coordinates of cells, and reduces the placement to 1-dimensional problems. The objective function and its gradients for the non-linear optimization of the net length and placement density have been remodeled for the reduced global placement problem. Also, a recursive algorithm has been proposed to legalize the placement by relaxing the density overflow of bipartite bin groups in a top-down hierarchical fashion. The proposed model and algorithm are implemented, and validated by applying them to the ACM/SIGDA benchmark designs. The output state of a gate in an FPSLA needs to be duplicated so that each fanout gate can be connected to a dedicated copy. This property has been taken into account by merging the duplicated nets into a hyperedge, and then, splitting the hyperedge into edges as the optimization progresses. This yields additional 18.4% of the cell count reduction in the most dense logic stage. The practicality of the FPSLA can be further enhanced primarily by incorporating into the logic synthesis the constraint to avoid the concentrated fains of gates on some logic stages. In addition, an efficient algorithm needs to be devised for the routing problem which is based on a complicated graph. The graph models the nanowire crossbar which is trimmed to be embedded into the FPSLA fabric, and therefore, asymmetric. These CAD tools can be used to evaluate the fabric efficiency during the architecture enhancement as well as automate the design.