• 대한전자공학회논문지SD
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• 제44권8호
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• pp.38-44
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• 2007

본 논문에서는 무선통신용 송신기에 적용 가능한 12비트 80MHz 전류구동 방식의 D/A 변환기를 설계하였다. 제안된 회로는 3비트 온도계 디코더 회로 4개를 병렬 연결한 혼합형 구조를 채택하였다. 제안된 D/A 변환기는 0.35um CMOS n-well 디지털 표준 공정을 사용하여 구현하였으며, 측정된 INL/DNL은 ${\pm}1.36SB/{\pm}0.62LSB$ 이하이며, 글리치 에너지는 $46pV{\cdot}s$이다. 샘플링 주파수 80MHz, 입력 주파수 19MHz에서 SNR과 SFDR은 58.5dB, 64.97dB로 측정되었다. 전력소모는 99mW로 나타났다. 본 논문에서 구현한 12비트 80MHz 전류구동 혼합구조 D/A 변환기는 고속, 고해상도의 성능을 필요로 하는 다양한 회로에 응용과 적용이 가능하다.

• 한국전자파학회논문지
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• 제19권9호
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• pp.1010-1019
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• 2008

본 논문에서는 호흡 및 심박수 측정을 위한 CW 바이오 레이더 시스템의 잡음을 분석하고, 이 중 위상 잡음에 대한 측정 결과를 제시하였다. 바이오 레이더 시스템은 기존의 무선 통신 방식이나 RFID 시스템과 달리, 수신신호의 주파수 및 반송파 주파수간의 차가 수 Hz에 불과하며, 수신 신호의 레벨 역시 매우 작으므로 위상 잡음을 포함한 모든 잡음원의 영향을 분석하는 것이 매우 중요하다. 본 논문에서는 CW 방식의 바이오 레이더 시스템의 잡음을 시스템의 SNR 측면에서 그 영향을 정량적으로 분석하였고, 분석 결과로부터 송신 안테나와 수신안테나 사이의 누설 전력량에 의한 위상 잡음이 가장 큰 잡음원이 됨을 확인하였으며, 이는 위상 잡음의 거리상관 효과의 함수임을 확인하였다. 따라서 거리 상관 효과에 따른 위상 잡음을 측정하고 이론과 비교하였다. 측정 결과, 본 논문에서 제안한 위상 잡음 측정 방식이 반송파 주파수에 근접한 위상 잡음을 측정할 수 있음을 확인하였다. 이를 통해 50 cm의 인식 거리를 가지며 1 mW의 저출력에서 동작하는 2.4 GHz에서 바이오 레이더 시스템을 PLL 회로 없이 체계적으로 설계할 수 있었다.

• 한국전자파학회논문지
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• 제25권7호
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• pp.747-756
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• 2014

본 논문에서는 다이버시티 효과를 사용하여 다중 안테나를 고려한 경로 손실 모델을 제안한다. 현재까지 진행되어진 연구 중 대다수는 경로 손실 모델은 송신단과 수신단 사이의 지리적 환경을 고려한 모델은 많았지만, 다중 안테나를 고려한 모델은 상대적으로 연구가 적게 진행되었다. 현재 무선 통신 시스템에서도 다중 안테나를 사용한다. 더욱이 지속적인 통신 용량 개선을 위한 방법으로 다이버시티 기법을 사용하는 사례도 쉽게 찾아볼 수 있다. 하지만 이러한 통신 시스템에서 수신 신호의 세기를 예측할 수 있는 경로 손실 모델은 현재 확립되지 않았다. 따라서 이와 같은 환경에서 수신 신호 전력의 변화를 예측하기 위해 다이버시티 이득으로 변화된 SNR(Signal to Noise Ratio)을 구한다. 제안하는 모델에서 수신단의 안테나의 개수가 7개 이상일 때부터 다이버시티 효과가 일정 값으로 수렴하기 때문에 수신단의 안테나의 개수는 10개인 경우까지 고려하였다. 제안한 모델과 연산을 통한 계산값의 RMSE(Root Mean Square Error)는 1이내 임을 확인하였다. 즉, 기존의 BER(Bit Error Rate) 곡선으로부터 다이버시티 이득을 계산하였고, 다중 안테나를 사용한 통신 시스템 모델에서 예측할 수 없었던 수신 신호의 세기를 본 논문에서 제안한 경로 손실 모델을 통하여 예측이 가능하다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.18-24
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• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.