• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제13권6호
• /
• pp.358-370
• /
• 2007

유비쿼터스 컴퓨팅의 인프라가 되는 무선 센서 네트워크의 설계 및 응용 개발을 위하여 소프트웨어 시뮬레이션이 널리 사용되고 있다. 본 연구에서는 센서 네트워크 응용프로그램의 동작을 확인할 수 있고, 실행시간 및 전력소모량을 예측할 수 있으며, 많은 수의 센서노드들을 시뮬레이션 할 수 있는 센서 네트워크 시뮬레이터를 개발하였다. 시뮬레이터는 명령어 수준의 병렬 이산 사건 시뮬레이션 방법을 이용하여 구현되었다. 명령어 수준의 시뮬레이션은 실제 센서보드에 적재되는 실행이미지를 시뮬레이션 작업부하로 사용하기 때문에 시뮬레이션 정밀도가 높다. 병렬 시뮬레이션은 여러 대의 컴퓨터를 사용하여 작업부하를 분산 처리하므로 대규모의 센서 네트워크를 시뮬레이션 할 수 있게 해준다. 구현된 시뮬레이터는 센서보드 내의 모듈 별 동작시간 및 실행된 명령어 수를 근거로 하여 전력소모량을 예측할 수 있다. 또한 다양한 시나리오의 유비쿼터스 응용프로그램의 수행 과정을 시뮬레이션 할 수 있으며, 디버깅도 가능하다. 이 연구에서 시뮬레이션의 작업부하인 명령어 트레이스로는 ATmega128L 마이크로컨트롤러용 크로스컴파일러에 의해 생성된 실행이미지를 사용하였다.

• 대한전자공학회논문지SD
• /
• 제38권3호
• /
• pp.66-66
• /
• 2001

새로운 마이크로프로세서의 설계, 최적화, 그리고 완성 후 어플리케이션의 작성 단계에서 칩의 명령어 집합 시뮬레이션은 필수적인 요소이다. 그러나, 기존의 시뮬레이션 툴들은 저 수준의 하드웨어 기술언어와 게이트 레벨 이하의 시뮬레이션으로 인해 시뮬레이터 구성과 실행 시에 상당한 시간적 지연을 초래하고 있다. 본 논문에서는 이러한 문제들을 해소하고 칩 제작과정에서 발생하는 잦은 설계 변경에 유연성 있게 대응할 수 있는 레지스터 전송 수준의 명령어 집합 시뮬레이터 생성기를 제안하며 그 설계 및 구현에 관해 기술한다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
• /
• pp.544-546
• /
• 2004

조건부 실행 명령어는 분기명령어의 사용을 줄여 분기 명령어 예측 실패로 인한 프로세서의 성능 저하를 막을 수 있다. 하지만 조건부 실행 명령어는 순차적 프로세서를 위하여 설계되었기 때문에, 고성능 비순차적 프로세서에서는 적용할 수 없었다. 본 논문에서는 기존의 슈퍼스칼라 프로세서 구조를 최소한의 변경을 통하여 조건부 실행 명령어의 비순차 실행을 지원하는 구조를 제안한다. 또한 제안된 구조를 시뮬레이션 할 수 있는 시뮬레이터를 작성 성능을 검증하였다. 그 결과 제안된 구조를 통하여 프로세서의 성능을 27% 이상 향상시킬 수 있다

• 한국통신학회논문지
• /
• 제25권12B호
• /
• pp.1967-1978
• /
• 2000

본 논문에서는 실행 시에 긴명령어를 구성하는 각 단위 명령어를 독립적으로 스케줄링할 수 있는 EIS 프로세서 구조를 제안하였다. 단위 명령어별 독립적인 수행을 위해서, EIS 프로세서 구조는 여러 개의 연산처리기와 스케줄러의 쌍으로 구성된다. EIS 프로세서 구조내의 모든 스케줄러는 독립적으로 자료종속성이나 자원충돌 여부를 검사하여 단위 명령어를 실행할지 혹은 다음 파이프라인 사이클동안 실행을 지연시킬지를 결정한다. 또한 EIS프로세서용 목적코드는 단위 명령어들간 동기화를 위해서 모든 단위 명령어에 종속성정보를 삽입하는 특징을 지닌다. 즉, EIS 프로세서 구조는 긴명령어내의 각 단위 명령어를 독립적으로 실행시킬 수 있으므로 기존의 VLIW 프로세서 구조나 SVLIW 프로세서 구조에서의 실행지연 시간을 제거할 수 있다. 시뮬레이션을 통해서도 EIS 프로세서 구조의 실행사이클이 VLIW 프로세서 구조나 SVLIW 프로세서 구조에서의 경우보다 더 빠름을 입증할 수 있었다. 특히 실수 명령어 분포가 높은 프로그램에서 EIS 프로세서에서의 실행사이클이 다른 프로세서 구조의 경우에 비하여 현저하게 줄어드는 것을 확인할 수 있었다.

• 한국컴퓨터정보학회지
• /
• 제8권2호
• /
• pp.24-32
• /
• 2001

본 연구에서는 VHDL을 이용하여 16-비트의 파이프라인 SIC를 함수적 레벨에서 기술하여 구현하고. 그 프로세서의 동작을 확인하였다. 구현된 파이프라인 SIC를 시뮬레이션할 때 그 프로세서 내에서 실행되는 테스트 벡터를 기호로 표시된 명령어로 먼저 설정하여 규정하고, 구현된 명령어 세트를 프로그래밍하여 입력하였다. 따라서 본 연구에서 제시된 테스트 벡터를 이용한 시뮬에이션 방법은 프로세서의 동작을 쉽게 확인할 수 있었으며, 정확한 시뮬레이션을 할 수 있었고, VHDL을 이용하므로써 구현시 프로세서의 동작을 문서화하는 것이 간편하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
• /
• pp.9-11
• /
• 2000

최근에 캐쉬의 성능이 전체 시스템에 미치는 영향이 커짐에 따라 캐쉬의 성능을 모델링하고 향상시키기 위한 많은 연구가 진행되고 있다. 본 논문에서는 네 가지 종류의 캐쉬모델을 가정하고 분기명령어 비율, 캐쉬미스율, 분기예측 실패율 등의 파라메터를 이용하여 수퍼스칼라 프로세서에서의 명령어 패치율을 해석적으로 모델링하였다. 시뮬레이션 결과 분기예측실패가 명령어 패치율에 미치는 영향보다는 캐쉬미스율이나 캐쉬미스 패널티의 증가로 인한 패치율의 감소가 더욱 큰 폭으로 나타났다.

• 대한전자공학회논문지SD
• /
• 제38권3호
• /
• pp.220-228
• /
• 2001

새로운 마이크로프로세서의 설계, 최적화, 그리고 완성 후 어플리케이션의 작성 단계에서 칩의 명령어 집합 시뮬레이션은 필수적인 요소이다. 그러나, 기존의 시뮬레이션 툴들은 저 수준의 하드웨어 기술언어와 게이트 레벨 이하의 시뮬레이션으로 인해 시뮬레이터 구성과 실행 시에 상당한 시간적 지연을 초래하고 있다. 본 논문에서는 이러한 문제들을 해소하고 칩 제작과정에서 발생하는 잦은 설계 변경에 유연성 있게 대응할 수 있는 레지스터 전송 수준의 명령어 집합 시뮬레이터 생성기를 제안하며 그 설계 및 구현에 관해 기술한다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
• /
• pp.85-87
• /
• 2005

본 논문에서는 폰노이만 컴퓨터의 동작 원리를 귑게 이해하도록 도와주는 애니메이션 학습 도구의 개발을 소개한다. 개발된 프로그램은 일정 제약조건을 만족하는 임의의 명령어 집합 구조를 가상으로 시뮬레이션 하고 각 명령어의 실행과정을 플래시 애니메이션을 사용하여 학습자에게 보여준다. 시뮬레이션 대상의 ISA 설정과 메모리의 내용을 변경함으로써 임의의 프로세서구조에 대한 명령어의 실행을 시뮬레이션할 수 있다. 본 학습 도구는, 애니메이션을 이용함으로써 초보자라도 학습 내용을 쉽게 이해하게 할 수 있게 하였고 사용자와 쌍방향 의사소통이 가능한 능동적 학습을 가능하게 하고 여러 수준의 학습자를 수용할 수 있는 장점이 있다.

• ETRI Journal
• /
• 제11권4호
• /
• pp.105-118
• /
• 1989

HARP(High performance Architecture for RISC type Processor)는 고유의 명령어 세트, 데이터 타입, 메모리 입출력, 예외 처리 기능을갖는 32비트 VLSI 프로세서 구조이다. 마이크로 아키텍츄어는 설계된 구조를 기대할 수 있는최고 성능을 갖도록 구조(architecture)와 구현(implementation) 사이의 최적 모델링을 통해 정의되는 구조체로서 구조의 개념 설계를 구현의 실물 설계로 변환 시켜주는 조율(tuning)모델이다. HARP의 고유한 명령어 세트를 비롯한 구조적 기능들을 최적 구현 하기위해 32비트 크기의 명령어 입력 유니트(Instruction Fetch Unit), 데이터 입출력 유니트(Data I/O Unit), 명령어/데이터 처리유니트(Instruction/Data Processing Unit), 예외 상황 처리 유니트(Exception Processing Unit)등 4개 유니트가 설계되었으며 이들 4개 유니트의 동작을 최대 속도로 유지시키기 위해 각급 주요 설계 변수들이 시뮬레이션을 통해 최적화 되었다. 유효 채널길이 $0.7\mum$급 3층 메탈 배선의 HCMOS(High performance CMOS)공정 기술을 구현 기준 기술로 사용하여 50MHz외 동작 주파수에서 최대50 MIPS(Million Instructions Per Second)의 성능을 갖도록 3단계 파이프라인이 설계되었다. 단일 위상의 50MHz클럭 입력과 동기화된 명령어/데이터 입출력을 위해 액세스 타임 20nsec이내의 고속 메모리 입출력 구조가 시뮬레이션되었으며 설계된 마이크로 아키텍츄어를 이용하여 HARP구조의 기대된 최대 성능을 검증하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제16권11호
• /
• pp.1021-1030
• /
• 2010

센서 네트워크의 특성상 설치 후, 사람이 직접 초소형의 센서 노드들을 일일이 관리할 수 없기 때문에, 센서 노드를 직접 설치하기 이전에 시뮬레이션을 통해 각 센서노드들의 네트워크 환경을 미리 확인하고 점검하는 작업은 매우 중요하다 센서네트워크 통신 프로토콜이나 어플리케이션은 데이터의 송수신 타이밍이 매우 중요하다. 하드웨어의 동작타이밍을 정확히 모델링 하여 시간에 데이터를 처리 송수신하는 사이클이 정확한 시뮬레이션이 요구된다. 이를 위해 잘 알려진 방법은 명령어 수준의 시뮬레이션 방법이다. 본 연구에서는 Telos형 센서노드를 위한 명령어 수준의 센서네트워크 시뮬레이터인 TeloSIM을 구현했다. Telos는 중앙처리장치인 MSP430과 라디오모듈인 CC2420를 사용하며 최근 가장 많이 쓰이고 있는 센서노드이다. MSP430은 센서노드에서 사용되고 있는 중앙처리장치 가운데 가장 적은 에너지를 소모하며, CC2420은 Zigbee를 지원하기 때문이다. 하지만 현재까지 개발된 명령어 수준의 센서네트워크 시뮬레이터는 대부분 Atmega128을 지원하는 시뮬레이터이거나 CC2420을 지원하지 못하는 시뮬레이터들이다. 따라서 본 논문에서는 소개하는 TeloSIM은 Telos를 이용하여 센서네트워크를 연구하는 개발자에게 도움을 줄 수 있다. TeloSIM은 명령어 수준의 시뮬레이터로 사이클이 정확한 장점을 갖고 있고 하드웨어를 정확히 모델링 하여 운영체제나 특정 기능 구현에 상관없이 하드웨어를 직접 이용하는 것과 동일하게 사용할 수 있으며, 다수의 센서노드를 동시에 시뮬레이션 할 수 있다. 그리고 GUI 도구를 제공하여 사용자가 시뮬레이션 결과를 쉽게 볼 수 있도록 하였다.