• Annual Conference on Human and Language Technology
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• 1996.10a
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• pp.377-385
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• 1996

여러 가지 의미를 갖고 있는 단어의 올바른 해석은 통사론적, 의미론적, 화용론적 지식을 요구하고 있다. 특히 본 논문에서 다루고자 하는 과제는 의미상 연결되어 있는 두 문장의 효과적인 해석을 통해 다의 단어의 애매성을 처리하는 방법에 관한 것이다. 이를 위해서 마커 전파를 근간으로 하는 메모리 기반 파싱에 이완법(relaxation)을 적용하여 양자의 유기적인 결합을 통한 확장된 메모리 기반 파싱 방법을 제안하고자 한다. 이 방법은 마커 전파가 제공하는 효율성을 유지하며, 이완법이 제공하는 효과성을 추구하고 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.630-632
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• 2000

경합은 공유메모리 병렬프로그램의 비결정적인 수행결과를 초래하므로, 디버깅을 위해서 경합탐지는 중요하다. 임계구역을 가진 병렬프로그램을 위한 수행중 경합 탐지 기법은 공유 자료구조를 사용하므로, 매 접근 사건 시에 병목현상을 유발한다. 본 연구에서는 동기화가 있는 병렬프로그램에서 매 반복을 수행할 때마다 공유 자료구조의 접근 횟수를 기껏해야 임계구역의 수에 비례하도록 매 접근사건을 검사한다. 그러므로 이 기법은 수행중 경합탐지의 확장성과 효율성을 제공한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.844-846
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• 2001

홈기반의 분산 공유메모리 모델은 지금 현재 가장 적은 외부 통신비용을 가진 프로토콜 모델이다. 본 논문에서는 기존의 Recoverpoint와 Recoverpoint Server를 이용한 결함허용모델 (Checkpoint Model)을 보다 향상시키기 위하여 향상된 결함복구후 재실행 알고리즘을 제안한다. 이 알고리즘은 피기백(Piggyback)방식과 복수개의 Checkpoint를 사용하며 기존의 Vector Time Stamp 기법시스템보다 더 낳은 확장성과 실행속도를 제공한다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2008.11a
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• pp.3-4
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• 2008

로직 디바이스에서는 알루미늄을 대신하여 구리로 backend-of-line(BEOL) 금속화공정이 대체되고 있다. 그러나 메모리 디바이스에서 구리 배선으로의 전환이 쉽지 않다. Cu-seed layer는 구리 배선을 메모리 디바이스에 적용하기 위해서 필요한 gap-fill 확장성을 개선하기 위한 중요한 부분을 차지한다. Cu-seed layer 증착을 위한 향상된 PVD 장비인 Eni 스퍼터를 소개한다.

• Journal of KIISE:Computer Systems and Theory
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• v.31 no.3_4
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• pp.187-194
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• 2004

Shear-Warp volume rendering has many advantages such as good image Quality and fast rendering speed. However in the interactive classification environment it has low efficiency of memory access since preprocessed classification is unavailable. In this paper we present an algorithm using the spacial locality of memory access in the interactive classification environment. We propose an extension model appending a rotation matrix to the factorization of viewing transformation, it thus performs a scanline-based rendering in the object and image space. We also show causes and solutions of three problems of the proposed algorithm such as inaccurate front-to-back composition, existence of hole, increasing computational cost. This model is efficient due to the spacial locality of memory access.

• Journal of KIISE:Computer Systems and Theory
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• v.30 no.5_6
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• pp.250-257
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• 2003

As the memory access time becomes slower relative to the fast processor speed, most systems use cache memory to reduce the gap. The cache performance has an increasingly large impact on the performance of algorithms. Blocking is the well known method to utilize cache and has shown good results in multiplying matrices and search trees like d-heap. But if we use blocking in the data structures which require rotation during insertion or deletion, the execution time increases as the data movements between blocks are necessary. In this paper, we have proposed the extended pairing heap algorithms using block node and shown by experiments that our structure is superior Also in case of using block node, we use less memory space as the number of pointers decreases.

• Proceedings of the Korea Information Processing Society Conference
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• 2019.05a
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• pp.23-25
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• 2019

낸드 플래시 메모리(NAND Flash Memory)는 컴퓨터 시스템의 대용량 저장장치를 위한 소자로써, 대용량화의 주요 원인으로는 메모리 셀(Cell) 당 저장할 수 있는 비트 수를 증가시킴으로써 집적도를 증가시킨 것이다. 그러나, 이러한 집적도의 증가는 에러의 증가를 가져와서 저장장치에서 가장 중요한 신뢰성이 급격하게 저하하는 요인이며, 저장장치의 생명주기(Lifetime)을 감소시키게 된다. 기존에 낸드 플래시 메모리 저장장치의 Lifetime을 증대시키기 위해서 P/E cycle을 고려하여 데이터 영역의 일부를 점점 더 ECC 영역으로 변경시키는 방식을 적용한 바가 있다. 이러한 방식은 데이터 영역의 감소로 인한 저장장치 내에서 관리되는 호스트-플래시 간 데이터 관리 크기의 미스매치로 인한 여러 가지 오버 헤드를 생성한다. 본 연구에서는 P/E cycle에 따른 데이터 영역의 ECC 영역으로의 전환을 통한 Lifetime을 증가시키는 방식에 있어서, 오버헤드를 줄이기 위한 캐쉬 관리 구조 및 매핑 관리 구조에 대한 설계를 진행하였다. 이러한 설계를 낸드 플래시 메모리 기반 저장장치에 적용할 경우, LifeTime을 증대시키기 위해서 ECC를 데이터 영역으로 확장하는 방식을 사용할 때 저하될 수 있는 일반 읽기 및 쓰기의 성능 저하를 어느 정도 감소시켜줄 수 있을 것으로 기대한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.699-702
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• 2009

저 전력, 내구성, 소형, 빠른 속도 등의 장점을 가지고 있는 플래시 메모리는 생산 기술 발전에 힘입어 센서 노드, 휴대폰, MP3, PMP등의 소형 전자 제품의 저장장치에서부터 SSD형태로 노트북이나 서버에 이르기 까지 그 활용범위가 더욱 확장되어 가고 있다. 다양한 시스템에서 사용될 수 있는 플래시 메모리의 특성상 이에 저장된 데이터의 호환성은 중요한 고려사항이다. 이를 위해 플래시 메모리의 고유한 특성을 숨기고 일반적인 블록장치로 에뮬레이션 해주는 소프트웨어인 FTL과 FAT 파일시스템이 플래시 메모리 관리를 위한 사실상 표준 소프트웨어로써 사용되고 있다. 그러나 범용 컴퓨터를 기반으로 개발된 FTL과 FAT 파일시스템을 열악한 하드웨어로 구성된 시스템에서 구동하는 경우 많은 제약이 발생한다. 따라서 본 논문에서는 이러한 제약사항을 극복하기 위해 최소한의 파일시스템 기능을 제공하는 FAT 표준 호환 FTL을 제안한다. 제안된 기법은 리눅스 운영체제에 동적으로 적재 가능한 모듈형태로 구현되었으며, 실험을 통해 본 논문에서 제안한 기법이 기존 기법 대비 32%의 메모리 공간을 절약할 수 있으며, 동시에 완벽한 FAT 호환성을 제공함을 확인할 수 있었다.

• The KIPS Transactions:PartA
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• v.13A no.5 s.102
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• pp.413-420
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• 2006

Most vendors of digital signal processors (DSPs) support a Harvard architecture, which has two or more memory buses, one for program and one or more for data and allow the processor to access multiple words of data from memory in a single instruction cycle. We already addressed how to efficiently assign data to multi-memory banks in our previous work. This paper reports on our recent attempt to optimize run-time memory. The run-time environment for dual data memory banks (DBMBs) requires two run-time stacks to control activation records located in two memory banks corresponding to calling procedures. However, activation records of two memory banks for a procedure are able to have different size. As a consequence, dual run-time stacks can be unbalanced whenever a procedure is called. This unbalance between two memory banks causes that usage of one memory bank can exceed the extent of on-chip memory area although there is free area in the other memory bank. We attempt balancing dual run-time slacks to enhance efficiently utilization of on-chip memory in this paper. The experimental results have revealed that although our algorithm is relatively quite simple, it still can utilize run-time memories efficiently; thus enabling our compiler to run extremely fast, yet minimizing the usage of un-time memory in the target code.

• Journal of KIISE:Computing Practices and Letters
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• v.16 no.1
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• pp.17-22
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• 2010

As deployments of Flash memory are spreading out rapidly from tiny USB storages to large DB servers, interoperability become an indispensable requirement for Flash memory software architecture. For the purpose, many systems make use of the conventional FAT file system and FTL (Flash Translation Layer) software as a de facto standard. However, the tactless combination of the FAT file system and FTL does not satisfy diverse other requirements of a variety of systems. In this paper, we propose a novel reconfigurable integrated Flash memory software architecture, named INFLAWARE (INtegrated FLAsh softWARE) that supports not only interoperability but also reconfigurability and performance enhancement. Real implementation based experimental results have shown that INFLAWARE can achieve improvements of memory footprint up to 27% with an average of 19%, compared with the conventional FAT and FTL combination. Also, by using map_destroy technique, it can reduce response times of various applications up to 21% with an average of 10%.