• Journal of KIISE:Computer Systems and Theory
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• v.32 no.2
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• pp.75-84
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• 2005

This research is to design a high performance NAND-type flash memory package with a smart buffer cache that enhances the exploitation of spatial and temporal locality. The proposed buffer structure in a NAND flash memory package, called as a smart buffer cache, consists of three parts, i.e., a fully-associative victim buffer with a small block size, a fully-associative spatial buffer with a large block size, and a dynamic fetching unit. This new NAND-type flash memory package can achieve dramatically high performance and low power consumption comparing with any conventional NAND-type flash memory. Our results show that the NAND flash memory package with a smart buffer cache can reduce the miss ratio by around 70% and the average memory access time by around 67%, over the conventional NAND flash memory configuration. Also, the average miss ratio and average memory access time of the package module with smart buffer for a given buffer space (e.g., 3KB) can achieve better performance than package modules with a conventional direct-mapped buffer with eight times(e.g., 32KB) as much space and a fully-associative configuration with twice as much space(e.g., 8KB)

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.97-99
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• 2000

운영체제의 성능을 향상시키기 위해서는 효율적인 메모리 관리가 필수적이다. 시스템에서는 존재하는 크기의 메모리보다 더 큰 크기의 메모리 공간을 요구하는 경우가 빈번히 발생한다. 이 문제를 극복하기 위해서 운영체제에서는 가상 메모리(virtual memory)를 사용한다. 리눅스 가상 메모리 지원 방식에는 요구 페이징(demand paging), 스왑핑(swapping), 공유 가상 메모리(shared virtual memory)가 있다. 이런 방식을 효율적으로 지원하기 위해서 리눅스는 캐시를 사용한다. 본 논문에서는 페이지 해시 리스트에서 페이지를 찾는 알고리즘을 수정하여 새로운 페이지 캐시 관리 기법을 제안한다. 이 방법은 탐색한 페이지를 해시 리스트의 헤드(head)로 옮김으로써 다음 탐색 때 그 페이지를 찾는데 필요한 탐색 회수를 줄일 수 있다는 장점을 갖는다. 또한 다른 프로세스에 의해서 동시에 많이 참조되는 페이지들은 탐색시간이 줄어들게 된다. 시뮬레이션 프로그램을 통해 본 논문에서 제안한 수정된 페이지 캐시 관리 기법을 이용하면, 기존의 방법에 비해서 페이지를 찾는데 필요한 탐색 회수와 탐색 시간의 측면에서 성능이 향상됨을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06a
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• pp.566-569
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• 2011

플래시 메모리는 많은 장점들로 인하여 저장장치로써 각광을 받고 있다. 하지만 그런 장점들과 더불어 약점이 있기 때문에 이를 보안하기 위하여 많은 FTL 기법들이 연구되었다. FTL은 주소 변환 테이블을 플래시 메모리에 기록하고 SRAM에 유지해야 한다. 이것은 플래시 메모리의 용량이 급격하게 증가하면서 주소 변환 테이블의 크기도 함께 증가하여 비용상 문제가 되고 있다. 본 논문에서는 플래시 메모리를 관리할 때 페이지 기반 FTL 기법을 사용하여 데이터가 플래시 메모리에 어떤 위치던지 자유롭게 저장되게 함으로써 저장 효율을 높였다. 또한 SRAM의 크기를 줄이기 위하여 페이지 기반 주소 변환 테이블 전체를 SRAM에 올리는 것이 아닌 필요한 부분만 페이지 변환 캐시 에 올리고 나머지 주소 변환 테이블은 플래시 메모리에 로그블록 FTL 기법으로 기록하였다. 이러한 이중적인 FTL 기법을 적용함으로써 제안한 기법은 페이지 기반 DFTL 기법과 비교하여 반응 시간은 56.9% 감소하였고 SRAM의 사용량은 10% 정도로 유지하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.268-270
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• 2012

DRAM 가격의 하락으로 인메모리 컴퓨팅에 대한 연구 및 개발이 다시 활발해지고 있으나 효율적인 메모리 시스템 구성을 위한 연구는 아직 부족한 실정이다. 이에 본 논문은 64 비트 멀티프로세서와 대용량의 메모리로 구성되는 인메모리 컴퓨팅 시스템을 모델링하고, 메모리 크기 및 채널 개수에 따른 시스템의 성능을 시뮬레이션 하였다. 그리고 처리된 트랜잭션의 수를 성능평가의 기준으로 하여 메모리의 크기와 채널 개수에 따른 비용을 고려한 최적의 인메모리 컴퓨팅 메모리 시스템 구조를 제안하였다.

• Broadcasting and Media Magazine
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• v.15 no.4
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• pp.123-134
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• 2010

차세대 비디오 코덱인 HEVC (High Efficiency Video Coding)는 높은 코딩 성능과 상대적으로 낮은 처리 복잡도를 제공하기 위해 표준화 과정을 통해 여러 가지 코딩 툴들을 검증하고 있다. 이 중 메모리압축기술은IBDI 적용에 따른 참조 메모리 크기 및 메모리 대역폭 증가를 줄이거나 또는 8 비트 연산일지라도 초고해상도를 다루는 HEVC 특성상 ME, MC 과정에서 발생하는 메모리 대역폭을 줄이기 위해 고안된 기술이다. 본 기고는 다양한 메모리 압축 기술들을 소개하고 코딩 성능 측면, 계산 복잡도 측면, 그리고 메모리 대역폭 감소 측면에서 각 기술들을 비교하고 향후 메모리 압축 기술의 전개방향에 대해 설명하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.628-630
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• 2004

실시간 운영체제가 탑재되는 임베디드 시스템의 공간제약 특성상 한정된 자원을 가질 수밖에 없기 때문에 자원의 효율적인 사용 및 관리가 필수적이다. 특히 CPU 와 함께 한정된 크기의 메모리는 운영체제의 중요한 자원으로, 효율적인 메모리 관리를 통해 시스템의 성능을 향상시킬 수 있다. 본 논문에서는 실시간 운영체제의 동적 메모리 관리기법 중 메모리 풀에서의 메모리 누수 방지 기법을 설계 및 구현하였다

• Proceedings of the Korean Information Science Society Conference
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• 2007.10b
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• pp.441-444
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• 2007

낸드 플래시 메모리 파일 시스템에 관한 연구는 빠른 마운트, 효율적인 가비지 컬렉션 그리고 저널링을 중심으로 이루어지고 있다. 하지만 기존의 파일 시스템은 읽기와 쓰기 성능이 낮고 파일의 개수와 크기가 증가함에 따라서 메모리 사용량이 크게 늘어난다. 멀티미디어 파일의 크기와 비트율이 계속 증가하고 있기 때문에 기존의 파일 시스템은 모바일 멀티미디어 기기에 적합하지 않다. 본 논문은 데이터를 가변적인 크기로 기록함으로써 이 문제를 해결한다. 실험을 통해 프로토타입 파일 시스템인 NAMU(NAnd flash MUltimedia file system)의 메모리 사용량은 YAFFS2에 비해 28%, JFFS2에 비해 2673% 감소 하였음을 보였다. 그리고 읽기 성능은 YAFFS2에 비해 약 28%, JFFS2에 비해 약 75% 증가했고 쓰기 성능은 YAFFS2에 비해 약 43%, JFFS2에 비해 약 120% 증가 하였음을 보였다.

• Journal of Digital Contents Society
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• v.9 no.1
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• pp.77-86
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• 2008

False sharing is a result of co-location of unrelated data in the same unit of memory coherency, and is one source of unnecessary overhead being of no help to keep the memory coherency in multiprocessor systems. Moreover, the damage caused by false sharing becomes large in proportion to the granularity of memory coherency. To reduce false sharing in page-based DSM systems, it is necessary to allocate unrelated data objects that have different access patterns into the separate shared pages. In this paper we propose sized and call-site tracing-based shared memory allocator, shortly SCSTallocator. SCSTallocator places each data object requested from the different call-sites into the separate shared pages, and at the same time places each data object that has different size into different shared pages. Consequently data objects that have the different call-site and different object size prohibited from being allocated to the same shared page. Our observations show that our SCSTallocator outperforms the existing dynamic shared memory allocators. By combining the two existing allocation technique, we can reduce a considerable amount of false sharing misses.

• Journal of the Korean Magnetics Society
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• v.9 no.6
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• pp.301-305
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• 1999

NiFe(60$\AA$)/Co(5$\AA$)/Cu(60$\AA$)/Co(30$\AA$) spin valve thin films were patterned into magnetoresistive random access memory (MRAM) cells by a conventional optical lithography process and their output and switching properties were characterized with respect to the cell size and geometry. When 1 mA of constant sense current was applied to the cells, a few or a few tens of mV of output voltage was measured within about 30 Oe of external magnetic field, which is an adequate output property for the commercializing of competitive MRAM devices. In order to resolve the problem of increase in the switching thresholds of magnetic layers with the downsizing of MRAM cells, a new approach using the controlled shape anisotropy was suggested and interpreted by a simple calculation of anisotropy energies of magnetic layers consisting of the cells. This concept gave a reduced switching threshold in NiFe(60$\AA$)/Co(5$\AA$) layer consisting of the patterned cells from about 15 Oe to 5 Oe and it was thought that this concept would be much helpful for the realization of competitive MRAM devices.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.13 no.1
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• pp.42-47
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• 2020

In OFDM-based very high-speed communication systems, FFT/IFFT processor should have several properties of low-area and low-power consumption as well as high throughput and low processing latency. Thus, radix-2k MDF (multipath delay feedback) architectures by adopting pipeline and parallel processing are suitable. In MDF architecture, the feedback memory which increases in proportion to the input signal word-length has a large area and power consumption. This paper presents a feedback memory size reduction method of radix-22 MDF IFFT processor for OFDM applications. The proposed method focuses on reducing the feedback memory size in the first two stages of MDF architectures since the first two stages occupy about 75% of the total feedback memory. In OFDM transmissions, IFFT input signals are composed of modulated data and pilot, null signals. In order to reduce the IFFT input word-length, the integer mapping which generates mapped data composed of two signed integer corresponding to modulated data and pilot/null signals is proposed. By simulation, it is shown that the proposed method has achieved a feedback memory reduction up to 39% compared to conventional approach.