• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2011.10a
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• pp.701-704
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• 2011

The reliability of a computer system largely depends on that of its memory systems, which are vulnerable to soft errors. Soft errors can be coped with a combination of an Error Detection & Correction circuit and scrubbing operation. Smaller geometries and lower voltage of advanced memories makes them more prone to suffer multibit soft errors. A memory structure against multibit soft errors and a suitable scrubbing scheme for it were proposed. This paper introduces a key issue for the scrubbing of the memories with protection against multibit soft errors and the result of the performance analysis from a reliability point of view.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2011.10a
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• pp.677-680
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• 2011

Error detection and correcting codes are typically used to protect against soft errors. In addition, scrubbing is applied which is a fundamental technique to avoid the accumulation of soft errors. This paper introduces an optimal scrubbing scheme, which is suitable for a system with auto error detection and correction logic. An auto error detection and correction logic can correct soft errors without CPU's writing operation. The proposed scrubbing scheme leads to maximum reliability by considering both allowable scrubbing load and the periodic accesses to memory by the tasks running in the system.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.35 no.6B
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• pp.948-953
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• 2010

In this paper, we propose multi-bit soft error detection method which can use an instruction cache of superscalar CPU architecture. Proposed method is applied to high-speed static RAM for instruction cache. Using 1D parity and interleaving, it has less memory overhead and detects more multi-bit errors comparing with other methods. It only detects occurrence of soft errors in static RAM. Error correction is treated like a cache miss situation. When soft errors are occurred, it is detected by 1D parity. Instruction cache just fetch the words from lower-level memory to correct errors. This method can detect multi-bit errors in maximum 4$\times$4 window.

• Aerospace Engineering and Technology
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• v.2 no.1
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• pp.73-79
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• 2003

Usual satellite design adopts hardware Error Detection and Correction (EDAC) circuitary for memory elements to endure proper operation in space radiation environment and periodic read-back(scrubbing) scheme to remove errors occurred and to prevent further accumulation of errors, in parallel, But lack of detail radiation test data upset rates of KOMPSAT-2 mass storage was estimated very worse compared to that of KOMPSAT-1, which was evaluated from very precise radiation test. Although upset rates were evaluated enough low to accommodate by KOMPSAT-2 Flight Software, hardware scrubbing scheme is studied to shorten scrubbing time as well. This paper describes hardware scrubbing architecture having minimum 1.88 minutes scrubbing interval over 1 Gbits memory.

• The KIPS Transactions:PartD
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• v.15D no.1
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• pp.99-106
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• 2008

Recently developed compilers perform some optimizations in order to speed up the execution time of source program. These optimizations require the reordering of the sequence of program statements. This reordering does not give any problems in a single-threaded program. However, the reordering gives some significant errors in a multi-threaded program. State-of-the-art model checkers such as JavaPathfinder do not consider the reordering resulted in the optimization step in a compiler since they just consider a single memory model. In this paper, we develop a new verification tool to verify Java source program based on Java Memory Model. And our tool is capable of handling the reordering in verifying Java programs. As a result, our tool finds an error in the test program which is not revealed with the traditional model checker JavaPathFinder.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07b
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• pp.382-384
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• 2005

임베디드 소프트웨어는 다른 일반 시스템과는 여러 가지 다른 특성을 가지고 있다. 우선 프로세서 자원과 메모리 자원을 적게 사용해야 하며, 소프트웨어의 오류에 대해 데스크 탑 또는 기타 서버환경에 비해 확실한 소프트웨어의 검증을 요구한다. 이러한 소프트웨어의 검증은 임베디드 소프트웨어의 오류허용이 다른 환경에 비해서 매우 다르기 때문에 고난도의 임베디드 소프트웨어의 응용을 빠르고 안정되게 개발하기 위해서는 사용자가 쉽게 사용할 수 있는 기술이 절실히 필요한 실정이다. 본 논문에서는 기존의 테스팅 자동화도구의 핵심 이슈인 테스트 데이터 제너레이터와 테스트 스크립트의 기능을 포함한 모듈인 테스트슈트 제너레이터의 성능향상 위한 방법을 제시한다. 제시된 테스트슈트 제너레이터 모듈은 임베디드 소프트웨어 테스팅 자동화도구의 개발 시 활용하여 개발한다면 임베디드 소프트웨어를 보다 효과적으로 테스팅 할 수 있을 것으로 예상된다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2019.01a
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• pp.7-8
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• 2019

자료경합은 두 개 이상의 스레드가 같은 공유메모리에 적절한 동기화 없이 접근하고, 적어도 한 개의 접근사건이 쓰기일 때 발생할 수 있는 동시성 오류이다. 자료경합은 프로그래머가 의도하지 않은 비결정적인 수행결과를 초래하여, 항공기 소프트웨어와 같은 고신뢰성이 요구되는 프로그램에서 치명적인 오류를 발생시켜 인적 물적 손해로 이어질 수 있다. 자료경합 탐지기법은 이러한 문제를 사전에 탐지하여 수정하는데 사용되어진다. 하지만 GPGPU 프로그램에서의 자료경합은 CPU 병행프로그램에서보다 복잡한 실행구조를 가지고 있어 스레드 및 메모리 계층, 스케줄링, 동기화 기법 등의 많은 변수가 존재한다. 이로 인해 실세계 프로그램에 자료경합 탐지기법을 적용하여 검증 시 이러한 변수들을 반영하여 실험하는데 많은 노력이 소요된다. 본 논문은 실세계 프로그램에서의 자료경합을 대표하는 4가지 패턴의 합성프로그램으로 이루어지고 실행 시 스레드 및 메모리 계층, 스레드 구조, 메모리 사용량 및 동기화 방안을 지정할 수 있는 벤치마크 모음을 제시한다.

• ETRI Journal
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• v.14 no.4
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• pp.80-87
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• 1992

TDX-10 교환기 시스팀은 결합도가 낮은 여러 서브시스팀이 연동하여 다양한 기능을 수행하는 분산처리 구조로 구성되었다. 각 서브 시스팀은 여러 프로세서가 기능을 분담하는데, 각 프로세서의 소프트웨어는 여러 실행모듈의 집합으로 구성된다. 실행모듈은 프로그램의 구성 단위로서 개별적으로 컴파일되어, 독립적인 메모리 영역에서 부여된 기능을 수행한다. 실행모듈에는 여러 프로세서가 생성되어 동시성 제어에 의해서 부여된 기능을 처리한다. 교환기 시스팀은 어떠한 상황하에서도 전화가입자에게 서비스의 연속성을 보장하는 높은 신뢰성을 유지해야 한다. 장애감내 소프트웨어는 오류(error)를 검출하고 이의 확산을 방지하며, 오류검출시에는 복구처리 루틴을 수행시켜 시스팀의 안정적 운용과 유지를 보장해야 한다. 본 논문에서는 메시지를 교환하면서 자치적으로 부여된 기능을 수행하는 여러 실행모듈들로 구성되는 분산 시스팀의 장애를 효율적으로 검출하여 장애의 확산을 방지하고, 시스팀의 안정적 유지를 가능하게 하는 복구 방법에 대하여 기술하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2010.06d
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• pp.61-66
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• 2010

소프트웨어 보증은 소프트웨어의 신뢰성, 예측 가능한 실행으로 정의할 수 있다. 신뢰성은 악의적인 의도로 발생할 수 있는 버퍼 오버플로, 메모리 릭 등의 보안 취약점이 존재하지 않아야 한다는 것이고, 예측 가능한 실행은 소프트웨어가 개발 시 의도한대로 실행되어야 한다는 것 이다. 소프트웨어 보증을 위한 작업은 소프트웨어 개발 생명 주기의 개발과 유지보수 단계 모두에서 수행되어야 한다. 국외 기관인 NIST, SANS 등은 개발 단계에서의 보증을 위해 필요한 툴, 프로그래밍 가이드라인, 오류 식별 문서 등을 공개하고 관련 프로젝트를 지원하였다. 본 논문에서는 상대적으로 연구가 부족한 유지보수 단계에서의 소프트웨어 보증을 위해 신뢰와 평판 기반의 소프트웨어 보증 시스템을 구현하였다. 본 시스템은 사용자에게 해당 소프트웨어에 대한 다른 사용자의 평판과 다양한 의견을 제공하고, 이에 따른 신뢰도를 함께 제공한다. 이는 사용자가 안전한 소프트웨어를 선별하고 사용하는데 도움을 준다.

• The Journal of the Korea institute of electronic communication sciences
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• v.13 no.4
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• pp.721-728
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• 2018

This paper introduces various linear block error correction code and compares performances of the correction circuits. As the risk of errors due to power noise has increased, ECC(: Error Correction Code) has been introduced to prevent the bit error. There are two representatives of ECC structures which are SEC-DED(: Single Error Correction Double Error Detection) and SEC-DED-DAEC(: Double Adjacent Error Correction). According to simulation results, the SEC-DED circuit has advantages of small area and short delay time compared to SEC-DED-DAEC circuits. In case of SED-DED-DAEC, there is no big difference between Dutta's and Pedro's from performance point of view. Therefore, Pedro's code is more efficient than Dutta' code since the correction rate of Pedro's code is higher than that of Dutta's code.