• Journal of KIISE:Computing Practices and Letters
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• v.14 no.5
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• pp.542-546
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• 2008

Recently dual-port SDRAM (DPSDRAM) architecture tailored for dual-processor based mobile embedded systems has been announced where a single memory chip plays the role of the local memories and the shared memory for both processors. In order to maintain memory consistency from simultaneous accesses of both ports, every access to the shared memory should be protected by a synchronization mechanism, which can result in substantial access latency. We propose two optimization techniques by exploiting the communication patterns of target applications: lock-priority scheme and static-copy scheme. Further, by dividing the shared bank into multiple blocks, we allow simultaneous accesses to different blocks thus achieve considerable performance gain. Experiments on a virtual prototyping system show a promising result - we could achieve about 20-50% performance gain compared to the base DPSDRAM architecture.

• Journal of the Korea Society of Computer and Information
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• v.15 no.3
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• pp.1-10
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• 2010

As processor platforms are continuously moving toward wireless mobile systems, embedded mobile processors are expected to perform more and more powerful, and therefore the development of an efficient power management algorithm for these battery-operated mobile and handheld systems has become a critical challenge. It is well known that a memory system is a main performance limiter in the processor point of view. Although many DVFS studies have been considered for the efficient utilization of limited battery resources, recent works do not explicitly show the interaction between the processor and the memory. In this research, to properly reflect short/long-term memory access patterns of the embedded workloads in wireless mobile processors, we propose a memory buffer utilization as a new index of DVFS level prediction. The simulation results show that our solution provides 5.86% energy saving compared to the existing DVFS policy in case of memory intensive applications, and it provides 3.60% energy saving on average.

• The KIPS Transactions:PartA
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• v.11A no.5
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• pp.373-382
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• 2004

In this paper, a register promotion technique that translates memory accesses to register accesses is presented to enhance embedded software performance. In the proposed method, a source code is profiled to generate a memory trace. From the profiling results, target functions with high dynamic call counts are selected, and the proposed register promotion technique is applied only to the target functions to save the compilation time. The memory trace of the target functions is searched for the memory accesses that result in cycle count reduction when replaced by register accesses, and they are translated to register accesses by modifying the intermediate code and allocating promotion registers. The experiments on MediaBench and DSPstone benchmark programs show that the proposed method increases the performance by 14% and 18% on the average for ARM and MCORE, respectively.

• Electronics and Telecommunications Trends
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• v.20 no.6 s.96
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• pp.62-69
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• 2005

세계 최고 권위의 반도체 시장 조사기관인 Gartner Dataquest는 2004년 세계 메모리시장 규모는 480억 달러로 2003년의 335억 달러 대비 43% 성장하였다고 보고하고있다[1]. 또한 DRAM은 55%, 플래시 메모리는 35%를 차지하고 있으며, 이들 두 메모리가 전체 메모리 시장을 양분하고 있다[1]. DRAM은 cost 및 random access가 가능하다는 장점을 가지고 있지만 휘발성이라는 단점을 가지고 있으며, 플래시 메모리는cost 및 비휘발성의 장점을 보유하고 있으나 random access가 불가능하다는 단점을 보유하고 있다. 하지만, PRAM은 DRAM과 플래시 메모리의 장점만을 융합한 통합형메모리로서, 현재 가장 각광받고 있으며 양산화에 가장 근접한 메모리이다. 본 고에서는 PRAM의 구조 및 동작특성, 개발동향 및 향후 전망에 대해 논의하고자 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.135-135
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• 2011

최근, 아이팟, 아이패드, 스마트폰 등의 휴대정보 기기의 수요가 급격히 증가하면서, 고집적성(테라비트급), 초소형, 초고속성, 고신뢰성을 확보할 수 있는 나노스케일(nano-scale)의 비휘발성 메모리(Non-volatile Memory; NVM) 소자 개발에 많은 연구가 집중되고 있다. 현재, 기존 CMOS 반도체 공정과 호환성이 우수하면서 고집적성의 특성이 가능한 전하트랩 플래시(Chrage Trap Flash : CTF) 메모리 소자가 차세대 비휘발성 메모리로써 각광 받고 있다. 하지만, 이러한 CTF 소자가 32 nm 이하로 스케일 다운이 되면서, ONO 층의 크기와 두께가 상당히 작고 얇아짐에 따라, 메모리 트랩수가 상당히 줄어들기 때문에 프로그램/소거 상태를 인지하는 메모리 윈도우의 마진을 확보하는데 어려움이 있다. 본 논문에서는 500 nm 크기를 갖는 폴리스티렌 비드(bead)를 이용한 나노 리소그래피 공정으로 질화막 표면에 roughness를 주어, 질화막과 블로킹 산화막의 경계면에 메모리 트랩의 표면적이 증가시켜, 메모리 윈도우 증가와 프로그램 속도를 개선을 구현하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.216-216
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• 2010

Floating gate를 이용한 플래시 메모리와 달리 질화막을 트랩 저장층으로 이용한 silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조의 플래시 메모리 소자는 동작 전압이 낮고, 공정과정이 간단하며 비례 축소가 용이하여 고집적화하는데 유리하다. 그러나 SONOS 구조의 플래시 메모리소자는 비례 축소함에 따라 단 채널 효과와 펀치스루 현상이 커지는 문제점이 있다. 비례축소 할 때 발생하는 문제점을 해결하기 위해 플래시 메모리 소자를 FinFET과 같이 구조를 변화하는 연구는 활발히 진행되고 있으나, 플래시 메모리 소자를 제작하는 기판의 변화에 따른 메모리 소자의 전기적 특성 변화에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 silicon-on insulator (SOI) 기판의 유무에 따른 멀티비트를 구현하기 위한 듀얼 게이트 가진 SONOS 구조를 가진 플래시 메모리 소자의 subthreshold 전압 영역에서의 전기적 특성 변화를 조사 하였다. 게이트 사이의 간격이 감소함에 따라 SOI 기판이 있을 때와 없을 때의 전류-전압 특성을 TCAD Simulation을 사용하여 계산하였다. 전류-전압 특성곡선에서 subthreshold swing을 계산하여 비교하므로 SONOS 구조의 플래시 메모리 소자에서 SOI 기판을 사용한 메모리 소자가 SOI 기판을 사용하지 않은 메모리 소자보다 단채널효과와 subthreshold swing이 감소하였다. 비례 축소에 따라 SOI 기판을 사용한 메모리 소자에서 단채널 효과와 subthreshold swing이 감소하는 비율이 증가하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.126-126
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• 2011

삼차원 구조의 낸드 플래시 메모리 소자는 기존 이차원 구조의 메모리 소자를 비례 축소할 때 발생하는 단채널 효과와 간섭효과를 최소화 하면서 집적도를 높일 수 있는 장점 때문에 많은 연구가 진행되고 있다. 그러나, 삼차원 구조의 낸드 플래시 메모리 소자는 공정 과정이 복잡하고 주변 회로 연결이 어려울 뿐만 아니라 금속 접촉에 필요한 면적이 넓은 단점을 가지고 있다. 이러한 문제점을 해결하기 위해 Vertical-Stacked-Array-Transistor (VSAT) 구조를 갖는 플래시 메모리 소자가 제안되었으나, VSAT 구조 역시 드레인 전류량이 적고 program과 erase 동작 시게이트 양쪽의 전하 트랩층에 전자와 정공을 비효율적으로 포획해야 하는 문제점을 가진다. 본 연구에서는 기존의 VSAT 구조의 문제점을 개선하면서 집적도를 증가한 삼차원 구조의 고집적낸드 플래시 메모리 소자를 제안하였다. 본 연구에서 제안한 플래시 메모리 소자의 구조는 기존 VSAT 구조에서 수직 방향의 두 string 사이에 존재하는 polysilicon을 제거하고 두 string 사이에 절연막을 증착하였다. 삼차원 시뮬레이션 툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션 하였다. 소스와 드레인 사이의 유효 채널 길이가 감소하였기 때문에 기존의 VSAT 구조를 갖는 메모리 소자에 비해 turn-on 상태의 드레인 전류가 증가하였다. 제안한 플래시 메모리 소자의 subthreshold swing (SS)가 기존의 VSAT 구조를 갖는 메모리 소자의 SS 에 비해 낮아, 소자의 스위칭 특성이 향상하였다. 프로그램 전후의 문턱전압의 변화량이 기존의 VSAT 구조를 갖는 메모리 소자에 비해 크기 때문에 멀티 레벨 동작이 가능하다는 것을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10b
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• pp.209-211
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• 1999

본 논문에서는 저가형 멀티미디어 시스템 제작에 대해서 소개한다. 본 시스템은(DigiAlbum)은 정지 영상과 동영상을 출력, 수정, 저장이 가능하며, 사용자가 쉽게 이용할 수 있도록 리모콘으로 작동하게 되어 있다. DigiAlbum은 IBM 호환형태의 STPC CPU를 사용하였고, PCMCIA를 사용하였다. 멀티미디어 전용 단일 사용자 다중처리 32비트 Mini OS를 탑재하였으며, 정규 비트맵 메모리 블록을 이용한다. 어플리케이션 프로그램은 하드웨어를 직접 제어하며, 비디오 메모리 직접 엑세스와 Fast DCT를 이용하여 빠른 영상 복호/부호화를 처리한다. 멀티미디어 처리 부분에서 DigiAlbum은 일반 고가형 PC급과 그 성능이 같다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11b
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• pp.712-714
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• 2005

최근에 PC기반의 온라인 게임과 유무선 연동이 가능한 유비쿼터스 게임기의 개발이 활발하게 이뤄지고 있다. 본 논문은 단순히 연동이 가능한 환경에서 더 나아가 지능적이고 효율적인 게임 서비스를 제공하기 위하여 지능형 멀티 에이전트 시스템과 효율적인 자원 관리 시스템을 제안한다. 유비쿼터스 컴퓨팅 환경에서 지능형 에이전트는 사용자의 주변 환경을 인식하고 사용자의 목적에 적합한 행위를 자율적으로 선택하여 제공할 수 있어야 한다. 또한 메모리 용량이 협소한 자원 관리 시스템을 보완하여 내부의 메모리 공간을 최적의 상태로 유지할 수 있어야 한다.

• Journal of KIISE:Computing Practices and Letters
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• v.15 no.4
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• pp.270-274
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• 2009

In this paper, we propose an efficient computation method over GF($2^m$) for memory-constrained devices. While previous methods concentrated only on fast multiplication, we propose to reduce the amount of required memory by cleverly changing the order of suboperations. According to our experiments, the new method reduces the memory consumption by about 20% compared to the previous methods, and it achieves a comparable speed with them.