• 한국정보처리학회논문지
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• 제7권8S호
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• pp.2722-2728
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• 2000

현재의 인터넷 망을 이용하여 음성, 화상 정보를 실시간으로 이용하고자 하는 다양한 응용이 시도되고 있다. 차세대 통신으로 주목 받고 있는 IMT-2000에서도 기존의 회선 교환망 대신 인터넷 망을 이용함으로써 경제성, 관리의 편의성, 새로운 서비스의 창출이 가능한 등의 이점이 있다. 인터넷 망이 최선의 노력(best effort)만을 제공하기 때문에 발생되는 신뢰성과 지연의 문제는 이미 많은 연구가 있어왔고 현재 어느 정도의 서비스 품질을 획득하여 VoIP(Voice Over Internet Protocol)와 같은 서비스가 실제로 이용되고 있다. 그러나 무선 통신의 경우는 이에 더하여 무선 구간에서의 자원 할당의 문제가 남아 있다. 본 연구에서는 코어 망으로 인터넷 프로토콜을 사용하는 차세대 All-IP 망에서, 무선 이동단말 간의 멀티미디어 서비스가 가능하도록 효율적인 주파수 할당을 지원하는 QoS 관리자를 설계하였다. 제안한 QoS(Quality Of Service)관리자는 요구 대역폭이 다른 멀티미디어 호 요청에 대해 융통성 있는 주파수 할당이 가능하도록 대국의 QoS 관리자와의 협상을 통해 제한된 범위 내에서 서비스 품질을 조절하여 보다 많은 호 연결 요청이 성공할 수 있도록 한다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2004년도 정기총회 및 학술대회
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• pp.299-302
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• 2004

본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스를 갖는 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 Multi-master와 Multi-slave를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(bi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 stage와 결합된 Master와 Slave의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 IP 코어를 배치하였다. 제안된 버스는 저 전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 갖는다. Wirability를 고려하여 양방향 구조를 채택하였고, Testablility를 위하여 단방향(uni-direction) 구조와 대체 가능하다. 또한, Local arbiter의 수정만으로 Master의 추가가 가능한 확장 구조를 가진다. Latency를 줄이기 위하여 직접 제어 방식과 단순한 구조의 Central arbiter로 구현되었다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2012년도 하계학술대회
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• pp.290-293
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• 2012

본 논문에서는 기존 AVC 보다 50% 압축성능 향상을 목표로 표준화가 진행되고 있는 차세대표준인 HEVC 부호화기의 속도를 높이기 위한 방안으로, HEVC 의 기술 중 화면 분할 기술인 타일(Tile)을 기반으로 효율적으로 부호화기를 병렬화하는 구조를 제안한다. 부호화기에서 복잡도가 높은 율왜곡 기반 모드 결정 과정을 멀티코어 병렬프로그래밍으로 구현하고, 병렬처리에 의한 속도 개선 결과를 제시한다. 타일은 병렬처리를 지원하기 위해 HEVC 가 채택한 구조로, 화면을 여러 개로 분할하여 부/복호화 할 수 있어 병렬처리 단위로 적합하며, 표준화의 기고서를 통해 화면분할로 인한 압축성능 변화량은 여러 차례 보고되고 있다. 본 논문의 결과에 의하면 타일의 수만큼 쓰레드를 생성하여 각 타일 단위로 율왜곡 기반 부호화 모드 결정을 하도록 병렬화 하였을 때 기존 참조 소프트웨어 대비 12 개의 쓰레드 생성 시 6 배의 속도 개선을 보인다. 향후 병렬로 처리할 수 있는 모듈을 확장하면 쓰레드 수 증가에 따른 속도개선 효과가 증대되어 부호화기 실용화를 위한 실시간 부호화기 개발에 한 걸음 다가갈 수 있을 것이라 기대한다.

• 디지털산업정보학회논문지
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• 제15권4호
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• pp.85-92
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• 2019

This paper presents a SDR-based Long Term Evolution Advanced (LTE-A) Physical Downlink Shared Channel (PDSCH) decoder using a multicore Digital Signal Processor (DSP). For decoder implementation, multicore DSP TMS320C6670 is used, which provides various hardware accelerators such as turbo decoder, fast Fourier transformer and Bit Rate Coprocessors. The TMS320C6670 is a DSP specialized in implementing base station platforms and is not an optimized platform for implementing mobile terminal platform. Accordingly, in this paper, the hardware accelerator was changed to the terminal implementation to implement the LTE-A PDSCH decoder supporting the multi-antenna and the functions not provided by the hardware accelerator were implemented through core programming. Also pipeline using multicore was implemented to meet the transmission time interval. To confirm the feasibility of the proposed implementation, we verified the real-time decoding capability of the PDSCH decoder implemented using the LTE-A Reference Measurement Channel (RMC) waveform about transmission mode 2 and 3.

• 대한임베디드공학회논문지
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• 제12권1호
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• pp.1-10
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• 2017

Recently, with the ever-increasing complexity of industrial robot systems, it has been greatly attention to adopt a multi-core based motion controller with high cost-performance ratio. In this paper, we propose a software architecture that aims to utilize the computing power of multi-core processors. The key concept of our architecture is to use shared memory for the interplay between threads running on separate processor cores. And then, we have integrated our proposed architecture with an industrial standard compliant IDE for automatic code generation of motion runtime. For the performance evaluation, we constructed a test-bed consisting of a motion controller with Preempt-RT Linux based dual-core industrial PC and a 3-axis industrial robot platform. The experimental results show that the actuation time difference between axes is 10 ns in average and bounded up to 689 ns under $1000{\mu}s$ control period, which can come up with real-time performance for industrial robot.

• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.99-105
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• 2021

오늘날 멀티코어 프로세서, 시스템 반도체, 그래픽처리장치를 막론하고 그것을 구성하는 기본 단위 또는 필수적으로 투입되는 CPU의 기본단위는 수퍼스칼라 프로세서이다. 따라서, 고성능의 비순차실행 수퍼스칼라 프로세서가 채택되어야만 위에서 거론된 시스템의 성능을 극대화할 수 있다. 수퍼스칼라 프로세서는 완전한 파이프라인 방식으로 재배열버퍼와 예약스테이션을 이용하여 명령어를 동적 스케줄링 함으로써, 매 싸이클 당 복수 개의 명령어를 인출, 발행, 실행 및 기록한다. 본 논문에서는 예측실행 기능이 있는 완전한 파이프라인 방식의 비순차실행 수퍼스칼라 프로세서를 VHDL로 설계하고, GHDL로 검증하였다. 모의실험 결과, ARM 명령어로 구성된 프로그램에 대한 연산을 성공적으로 수행할 수 있었다.

• 한국멀티미디어학회논문지
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• 제24권3호
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• pp.382-395
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• 2021

In this study, character recognition using deep learning is performed among the various defects in the PCB, the purpose of which is to check whether the printed characters are printed correctly on top of components, or the incorrect parts are attached. Generally, character recognition may be perceived as not a difficult problem when considering MNIST, but the printed letters on the PCB component data are difficult to collect, and have very high redundancy. So if a deep learning model is trained with original data without any preprocessing, it can lead to over fitting problems. Therefore, this study aims to reduce the redundancy to the smallest dataset that can represent large amounts of data collected in limited production sites, and to create datasets through data enhancement to train a flexible deep learning model can be used in various production sites. Moreover, ResNet model verifies to determine which combination of datasets is the most effective. This study discusses how to reduce and augment data that is constantly occurring in real PCB production lines, and discusses how to select coresets to learn and apply deep learning models in real sites.

• 대한임베디드공학회논문지
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• 제17권6호
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• pp.375-382
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• 2022

This paper proposes a multi-core cooperative computing structure considering the heterogeneous features of automotive embedded on-chip software. The automotive embedded software has the heterogeneous execution flow properties for various hardware drives. Software developed with a homogeneous execution flow without considering these properties will incur inefficient overhead due to core latency and load. The proposed method was evaluated on an target board on which a automotive MCU (micro-controller unit) with built-in multi-cores was mounted. We demonstrate an overhead reduction when software including common embedded system tasks, such as ADC sampling, DSP operations, and communication interfaces, are implemented in a heterogeneous execution flow. When we used the proposed method, embedded software was able to take advantage of idle states that occur between heterogeneous tasks to make efficient use of the resources on the board. As a result of the experiments, the power consumption of the board decreased by 42.11% compared to the baseline. Furthermore, the time required to process the same amount of sampling data was reduced by 27.09%. Experimental results validate the efficiency of the proposed multi-core cooperative heterogeneous embedded software execution technique.

• 방송공학회논문지
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• 제17권3호
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• pp.503-518
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• 2012

본 논문은 High Efficiency Video Coding (HEVC)의 인-루프 필터 기술인 Sample Adaptive Offset (SAO)에 대하여 복잡도 분석기반의 병렬화 방법을 제안한다. HEVC의 SAO는 쿼드트리 기반으로 영상을 다수의 SAO영역으로 분할하고, 각 영역 단위로 에러 보정을 위한 오프셋 값을 전송함으로써 복호화된 화소의 에러를 보정한다. HEVC의 SAO는 데이터 레벨의 병렬화를 통하여 고속화할 수 있는데, SAO영역 단위의 데이터 레벨 병렬화는 영역의 크기가 일정하지 않아 멀티 코어를 사용한 병렬화시 작업량 불균형(Workload imbalance)이 발생한다. 또한, SAO는 영역 단위로 필터링 적용 여부가 결정되므로 균둥하게 SAO영역을 각 코어에 할당하더라도, 작업량 불균형이 발생할 수 있다. 본 논문에서는 SAO영역의 최소 단위인 Largest Coding Unit (LCU)를 SAO 수행의 기본단위로 하여, 각 단위에서의 SAO 파라미터 정보를 이용하여 복잡도를 미리 예측 하였다. 예측된 복잡도를 기반으로 각 코어에 균일하게 작업량이 할당될 수 있도록 영역을 코어에 적응적으로 할당하여 병렬화를 수행한 결과 순차 수행 기반 SAO에 비하여 2.38배, 영역 균등 SAO 병렬화 대비 21% 속도 향상되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제6권9호
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• pp.377-384
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• 2017

발열 때문에 더이상 회로 집적도를 높일 수 없기 때문에 단일 코어 프로세서의 성능 향상은 한계에 달했다. 그래서 코어를 여러 개 사용하는 멀티 코어, 매니 코어 형태의 프로세서가 등장했으며 병렬 프로그래밍이 중요해졌다. 이러한 상황에서 병렬 프로그래밍에 여러 장점이 있는 순수 함수형 언어 Haskell이 주목받고 있다. Haskell은 식 계산 방식에서 이미 병렬성이 내재되어 있으며 병렬 구조를 지원하는 모나드 도구를 제공한다. 그런데 Haskell 병렬 프로그램의 성능은 메모리 재사용 시스템을 포함한 실행시간 시스템에 큰 영향을 받는다. 이미 Haskell이 제공하는 메모리 프로파일링 도구로 GC-tune이 있지만, GC-tune은 가능한 모든 GC 옵션에 대해 프로그램 실행 시간을 반복 측정하기 때문에 GC 조정 시간이 너무 오래 걸린다. 그래서 본 연구에서는 기본적인 분할 정복법을 이용해서 GC-tune의 탐색 영역을 매 단계마다 4분의 1로 줄이는 방법을 제안한다. 제안하는 방법을 두 가지 병렬 프로그램(극대 독립 집합 프로그램과 K-평균 프로그램)에 적용한 결과, 평균 98%의 정확도로 실행 시간을 평균 7.78배 단축시켰다.