• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.583-587
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• 2008

본 연구는 LCD 용 비정질 실리콘 박막 트랜지스터의 제조공정에서 가장 중요한 광 식각 공정을 중심으로 전체 공정을 개발하고, 공정의 안정성을 개선하여 소자의 신뢰성을 높이고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+a-Si:H$ 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+a-Si:H$ 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 광 식각 공정으로 각 단위 박막의 특성에 맞는 광식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 광식각공정시 발생하며, PR의 잔존이나 세척 시 얇은 화학막이 표면에 남거나 생겨서 발생되기도 하며, 이는 소자를 파괴시키는 주된 원인이 될 수 있다. 이와 같이 공정에 보다 엄격한 기준의 PR 패터닝, 박막의 식각 그리고 세척 등의 처리공정을 정밀하게 조절하여 소자의 특성을 확실히 개선 할 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.575-578
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• 2008

본 연구는 LCD 용 비정질 실리콘 박막 트랜지스터의 제조공정중 가장 중요한 식각 공정에서 각 박막의 특성에 맞는 습식 및 건식식각공정을 개발하여 소자의 특성을 안정시키고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터 층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+$a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+$a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 식각 공정으로 각 단위 박막의 특성에 맞는 건식 및 습식식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 식각 공정시 over 및 under etching 이며, 정확한 식각을 위하여 각 박막에 맞는 식각공정을 개발하여 소자의 최적 특성을 제공하고자한다. 이와 같이 공정에 보다 엄격한 기준의 건식 및 습식식각 공정 그리고 세척 등의 처리공정을 정밀하게 실시하여 소자의 특성을 확실히 개선 할 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.740-743
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• 2008

RSA crypto-processors equipped with more than 1024 bits of key space handle the entire key stream in units of blocks. The RSA processor which will be the target design in this paper defines the length of the basic word as 128 bits, and uses an 256-bits register as the accumulator. For efficient execution of 128-bit multiplication, $32b^*32b$ multiplier was designed and adopted and the results are stored in 8 separate 128-bit registers according to the stalks flag. In this paper, a fast 32bit nodular multiplier which is required to execute 128-bit MAC (multiplication and accumulation) operation is proposed. The proposed architecture prototype of the multiplier unit was automatically synthesized, and successfully operated at the frequency in the target RSA processor.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2001.05a
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• pp.265-268
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• 2001

In this paper, we designed one-dimensional VLSI array with high speed processing in Fractal image compression. fractal image compression algorithm partitions the original image into domain blocks and range blocks then compresses data using the self similarity of blocks. The image is partitioned into domain block with 50% overlapping. Domain block is reduced by averaging the original image to size of range block. VLSI array is trying to search the best matching between a range block and a large amount of domain blocks. Adjacent domain blocks are overlapped, so we can improve of each block's processing speed using the reuse of the overlapped data. In our experiment, proposed VLSI array has about 25% speed up by adding the least register, MUX, and DEMUX to the PE.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.10a
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• pp.754-757
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• 2007

This paper presents automatic LCD gamma control system using gamma curve optimization. It controls automatically gamma adjustment registers in mobile LCD driver IC to reduce average gamma error and adjusting time. The proposed gamma system contains module-under-test (MUT, LCD module), PC installed with program, multimedia display tester for measuring luminance, and control board for interface between PC and LCD module. We have developed a new algorithm using 6-point programmable matching technique with reference gamma curve. Developed algorithm and program are generally applicable for most of the LCD modules.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.11C
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• pp.1132-1138
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• 2002

This paper proposes a reducing power consumption of a scheduling algorithm for optimal selection of supply voltage. In scheduling of reduction power consumption, we determine the control steps of operations to be executed by exploiting the possibility of using variable voltage levels to reduce power consumption. In the optimal selection of supply voltage binding, we minimize the main factor of the power consumption of the switching activity on the registers using a graph coloring technique. From a set of experiments using high-level benchmark examples, we show that the proposed algorithm prefer to use optimal selection supply voltages rather than uniformed single voltage is effective in reducing power consumption.

• Journal of Internet Computing and Services
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• v.8 no.2
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• pp.67-76
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• 2007

Data used for the SFP module are stored in A0 and A2 memory area based on the SFP-MSA standard. In this paper the auto set-up program for SFP module has been designed and implemented. In order to make the Digital Diagnostic Monitoring Interface, the specific value has been written into the designated register via RS232 communication channel in the LD Driver IC. The Agilent VEE is used as a programming language for factory automation, and optical characteristics of SFP module and SFP-MSA standard are main structure of the implementation. The implemented program has been applied to the manufacturing field and the system gains a higher effect than the result of 6-Sigma.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.11a
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• pp.113-116
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• 2011

고해상도 이미지 센서를 장착한 고가의 모바일 제품들이 확산되면서 중간값 필터에 기반을 둔 잡음 제거 필터의 필요성이 증가하고 있다. 이는 초박형 카메라에 내장된 이미지 센서의 물리적인 수광부 면적이 줄어듦에 따라 이미지 센서의 SNR이 떨어지기 때문이다. 게다가 영상의 해상도가 매우 높기 때문에 잡음제거 필터는 초고속으로 동작해야 한다. 따라서 잡음 제거 필터의 핵심 기능인 중간값 필터는 높은 동작주파수에서도 효과적으로 동작해야 한다. 초고속으로 동작하는 필터를 하드웨어로 구현하려면 입출력 간의 물리적 지연시간을 클럭의 주기 단위로 나누어서, 시분할하여 순차적으로 처리하는 파이프라인 구조를 가져야 한다. 파이프라인 단계는 많은 비용이 소모되는 레지스터로 구현되므로 파이프라인 단계를 줄이는 것이 바람직하다. 본 논문에서는 입력부터 출력까지의 물리적 지연시간이 데이터의 수에 비례하는 기존의 중간값 필터와 달리, 데이터 수의 로그값에 비례하는 중간값 필터의 구조를 제안한다. 제안한 중간값 필터는 서로 다른 값을 가지는 데이터 집합에서의 중간값은 자신보다 큰 원소의 수와, 작은 원소의 수가 같다는 사실을 이용하며, 버블 정렬 구조에 기반을 둔 중간값 필터에 비해서 같은 동작주파수에서의 게이트 수가 25.3% 줄어든다. 중간값 필터는 잡음제거나 위색제거 등에서도 널리 사용되고 있으므로, 제안한 구조의 중간값 필터는 초고속으로 동작하는 이미지 신호 처리기의 효과적인 구현에 적합하다.

• Journal of Internet Computing and Services
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• v.9 no.1
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• pp.55-67
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• 2008

This paper presents the assignment motion algorithm unrestricted for code optimization computationally. So, this algorithm is suppressed the unnecessary code motion in order to avoid the superfluous register pressure, we propose the assignment motion algorithm added to the final optimization phase. This paper improves an ambiguous meaning of the predicate. For mixing the basic block level analysis with the instruction level analysis, an ambiguity occurred in Knoop's algorithm. Also, we eliminate an ambiguity of it. Our proposal algorithm improves the runtime efficiency of a program by avoiding the unnecessary recomputations and reexecutions of expressions and assignment statements.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2006.06a
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• pp.105-108
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• 2006

무선인지(RFID)시스템은 많은 산업 분야에 적용되고 있다. 대표적인 예로써 RFID 시스템을 이용한 출입 관제시스템을 들 수 있으며, 이런 경우 기존의 건물에 이 시스템을 설치하려고 하면 출입문을 개조하여야 한다. 하지만 무선 통신을 이용하면, 리더기에서 호스트 컴퓨터로의 접근이 용이해지므로 출입문 개조에 있어서도 한결 수월해진다. 이 때 필요한 것이 무선 디지털 데이터 통신 기술과 원격지에서 Tag의 ID를 모니터링을 위한 TCP/IP를 이용한 Ethernet 통신이다. 본 논문에서는 이러한 시스템의 개발방법에 대해 설명하였으며 RFID 리더기는 125KHz를 사용 주파수로 하고, Tag 칩은 Microchip사의 MCRF 250을 사용하였다. 그리고 무선 데이터 통신을 위해서 CC1020칩을 사용하였으며 이 칩의 장점은 간단히 레지스터를 설정으로 송신 상태 혹은 수신 상태로 변환이 가능하고 또한 주파수 설정도 가능하다는 것이다. 마지막으로 Ethernet 통신을 위해서는 W3100A칩을 이용하였으며, Ethernet 통신에 있어 OS가 차지하는 부분으로 하드웨어를 통해 구현하였다. 실험을 위해 하드웨어를 구성하고 각 모듈별 동작을 분석하고. 각 부분의 파형을 확인하였다. DB에 해당하는 Application을 통해 Tag ID DATA를 확인하였다.