• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.1937_1938
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• 2009

이 논문에서는 1차원 혼돈맵들 중의 하나인 톱니맵을 8비트의 유한정밀도로 이산화시켜 설계하였고, 이 이산화된 톱니맵을 사용한 혼돈 2진 순서 발생기의 회로도도 제시하였다. 설계된 혼돈맵의 실제 구현은 이산화된 진리표로부터 얻어진 출력변수의 간략화된 부울함수에 따른 입력선과 출력선들의 정확한 연결만에 의해 실현하였다. 최대길이를 발생시키는 선형궤환시프트레지스터(mLFSR)에 의해 발생되는 난수성 2진 출력 순서들을 이산화된 톱니맵의 입력순서로 사용함으로써 결과적으로 최소 8배 더 긴 주기를 갖는 혼돈 2진 순서들을 발생시켰다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.07a
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• pp.104-107
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• 2010

본 논문은 H.264/AVC 디코더의 하드웨어 구현 시 가장 많은 시간을 소비하는 부분이 움직임 추정기를 하드웨어로 구현하였다. 움직임 추정을 함에 있어서 외부메모리 Access 량을 줄이고, SAD연산을 수행할 때 Clock의 손실 없이 계산을 하는 움직임 예측기를 제안한다. 제안한 구조는 재탐색 구간에서 이전 탐색 범위와 공통부분을 이루는 부분을 레지스터에 따로 저장해 두었다가, 재탐색시에 이전 Data를 사용하는 방법을 이용하였다. 움직임 추정을 수행할 때의 SAD (Sum of absolute differences)연산 부분과 Adder-tree를 묶은 PU Array와 SAD 누적기, 선택기를 Pipelining을 통하여 Clock의 손실 없이 연속적으로 계산하는 움직임 예측기를 설계하였다. 구현한 하드웨어는 최대 446.43MHz의 주파수에서 동작할 수 있었고, 탐색영역 64${\times}$64, 참조 프레임 3, 그리고 영상크기 1920${\times}$1080 기준으로 구현한 결과 50 프레임을 처리할 수 있는 성능을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.572-575
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• 2008

기존의 프로세스 흐름 분석 도구(ltrace, strace) 및 디버깅 도구(gdb)를 사용하여 프로세스의 여러 시점을 한 번에 분석하기는 불가능하다. 또한 주로 콘솔 기반으로 수행하므로 사용에 어려움이 따른다. 본 논문에서 설계 및 구현한 프로세스 흐름 분석 도구는 프로세스의 수행 도중 원하는 시점마다 core 파일을 생성하고, core 파일을 이용하여 프로세스의 메모리 및 레지스터에 대한 정보를 분석한다. 여러 core 파일을 동시에 비교함으로써 프로세스의 수행에 대해 여러 시점을 비교 가능토록 하였고 또한 qt 라이브러리를 이용하여 비주얼적인 디스플레이를 통해 알아보기 쉽도록 구현하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.52-54
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• 2001

3차원 그래픽 가속기는 지오메트리 처리(geometry processing)와 레스터라이져(rasterizer)로 구성된다. 본 논문에서는 지오메트리 처리들 고속으로 수행할 수 있는 벡터 형태의 처리 구조(VGE)를 제안하였다. 특허 기존의 부동소수점을 계산할 수 있는 구조에 4개의 FADD, FMUL, 128개의 벡터 레지스터를 추가하여 지오메트리 연산을 가속했으며 VGE와 비슷한 H/W 비용을 갖는 Hitachi의 SH4와 비교했을 때 평균 4.7배의 성능향상을 보였다. 또한 성능 평가를 위해 범용프로세서 시뮬레이터인 Simplescalar를 수정하여 시뮬레이터를 제작했으며 Viewperf Benchmark를 입력으로 사용하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.12
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• pp.981-987
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• 2000

이 논문은 상위 단계 데이터-경로 합성에서 연산 스케쥴링과 자원 할당 및 배정을 동시에 고려한 통합적 접근 방법을 제시한다. 제안한 방법은 스케쥴링 되어있지 않은 데이터-플로우 그래프에 대해서 수행에 필요한 총 clock 스텝 수와 필요한 회로 면적을 동시에 최소화하는 데이터-경로 생성에 특징이 있다. 일반적으로, 연결선의 결정이 합성의 마지막 단계에서 이루어지는 기존의 방법과는 다르게, 우리의 접근 방법은 연산 스케쥴링과 연산의 연산 모듈 배정 그리고 변수의 레지스터 배정 작업을 동시에 수행하여 추가적인 연결선의 수를 매 clock 스텝마다 최적화(optimal) 시킨다. 본 논문은, 이 문제를 최소-비용의 최대-플로우 문제로 변형하여 minimum cost augmentation 방법으로 polynomial time 안에 해결하는 알고리즘을 제안한다.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.3
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• pp.337-344
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• 2000

In this paper, we define a Process Algebra ACSMR(Algebra of Communicating Shared Multiple Resources) for system specification and verification using multiple resources. ACSMR extends a concept of multiple resources in ACSR that is a branch of formal methods based on process algebra. We'll show that two specification and verification examples. One is the specification of system behavior in multiprocessor using EDF(Earliest-Deadline-First) which is a scheduling algorithm of a real-time system. The other is the specification of describing timing analysis and resources restriction in a super scalar processor using multiple ports registers.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.507-509
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• 2007

본 연구는 기존의 방식으로 만든 비정질 실리콘 박막 트랜지스터의 제조공정에서 발생되는 결함에 대한 원인을 분석하고 해결함으로써 수율을 증대시키고 신뢰성을 개선하고자한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+a-Si:H$ 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+a-Si:H$ 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조한 박막 트랜지스터에서 생기는 문제는 주로 광식각공정시 PR의 잔존이나 세척 시 얇은 화학막이 표면에 남거나 생겨서 발생되며, 이는 소자를 파괴시키는 주된 원인이 된다. 그러므로 이를 개선하기 위하여 ashing 이나 세척공정을 보다 엄격하게 수행하였다. 이와 같이 공정에 보다 엄격한 기준의 세척과 여분의 처리공정을 가하여 수율을 확실히 개선 할 수 있었다.

• Proceedings of the KIPE Conference
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• 2004.07a
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• pp.411-414
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• 2004

본 연구에서는 RPP(Randomized Pulse Position PWM)의 특징과 RSF(Random Switching Frequency PWM)의 특징을 모두 갖는 하이브리드 RPWM (Random PWM)기법을 제안하였다. 제안된 방법은 PRBS(Pseudo-Random Binary Sequence)로 동작하는 시프트 레지스터의 lead-lag 랜덤 비트를 사용한다는 점에서 종전의 방법과 동일하나, 이와 논리적인 비교를 위해 랜덤 주파수의 삼각파를 이용한다는 점에서 종전의 방법과 다르다. 본 연구의 타당성을 확인하기 위하여 인버터 기반의 3상 유도모터 구동시스템에 제안된 방법을 적용하였다. 그 결과 종전의 방법에 비하여 인버터 구동 유도모터의 전압 및 전류의 고조파 스펙트럼의 광 대역화에 탁월한 효과가 있음을 입증할 수 있었다.

• Proceedings of the KIEE Conference
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• 1999.11c
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• pp.833-835
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• 1999

지연 고장 테스트는 디지털 회로의 정확한 동작을 보장하기 위해서 필수적이다. 그러나 순차 회로에는 상태 레지스터들이 존재하기 때문에, 지연 고장을 검출하는 것이 쉽지 않다. 이러한 난점을 해결하기 위해 본 논문에서는 역기능적 지정 방법을 좀 더 효율적으로 적용할 수 있는 테스트 알고리듬을 제안한다. ISCAS89 벤치마크 회로에 대한 실험 결과, 테스트 가능한 경로의 수를 기존의 스캔 기법들에 비해 크게 향상시킬 수 있다는 것을 알 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.321-324
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• 2003

본 논문에서는 코드 최적화를 위하여 계산적으로나 수명적으로 제한이 없는 희소 코드 모션 알고리즘을 제안한다. 이 알고리즘은 지나친 레지스터의 사용을 막기 위하여 불필요한 코드 모션을 억제한다. 또한, 본 논문에서는 기존 알고리즘의 술어의 의미가 명확하지 않은 것을 개선하였고 노드 단위 분석과 명령어 단위 분석을 혼용했기 때문에 발생하는 모호함도 개선하였다. 따라서, 제안한 알고리즘은 불필요하게 중복된 수식이나 배정문의 수행을 피하게 함으로써, 프로그램의 불필요한 재계산이나 재실행을 하지 않게 하여 프로그램의 능률 및 실행시간을 향상시킨다.