• Proceedings of the KAIS Fall Conference
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• 2008.05a
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• pp.35-39
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• 2008

프로그레시브금형에 있어서 스트립 레이아웃설계는 제품 양산을 결정하는 중요 요인이다. 본 논문에서는 자동차에 사용되는 브라켓의 스트립 레이아웃설계를 하였다. 3D모델링이 아닌 자동화 모듈인 씨마트론 다이 디자인을 활용하여 3D로 스트립 레이아웃설계를 하였다. 광폭 2열 2개 뽑기의 내측캐리어를 단 배열로 블랭크 레이아웃을 최적화하였다. 사용된 3D CAD/CAM 소프트웨어는 Cimatron Die Design이며 10개 공정으로 스트립 레이아웃설계를 완성하였다.

• Electronics and Telecommunications Trends
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• v.5 no.4
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• pp.134-144
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• 1990

칩의 다품종소량생산 경향과 대규모화 영향에 비례하여, 칩 전체 설계공정 중에서 자동화문제에 가장 민감한 레이아웃 설계에 있어서도 복잡도 및 난이도가 증가하고 있다. 따라서 레이아웃 설계에서는 다루어야 할 대량의 설계 데이터를 고속, 효율적으로 관리 처리하기 위한 고도의 자동설계기법이 절실히 요구되고 있는 실정이다. 본고에서는 이러한 칩 개발과제를 배경으로 하여 먼저 VLSI의 레이아웃 설계의 개요를 고찰하고, 설계에 있어서의 주 문제인 배치 및 배선에 대한 기본적인 설계기법, 각기법의 차이점, 그리고 연구현황에 대하여 기술하고 있다.

• Proceedings of the KAIS Fall Conference
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• 2010.05b
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• pp.1166-1168
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• 2010

본 논문에서는 HEV UV단자를 자동화 모듈인 씨마트론 다이 디자인을 활용하여 스트립 레이아웃설계를 3D로 하였다. 제품의 스탬핑을 원활하게 하기 위하여 스트립 레이아웃을 33.5도 경사지게 수정하여 광폭 1열 1개 뽑기의 내측캐리어를 단 배열로 블랭크 레이아웃을 최적화하였다. 1개의 금형에서 두개의 단자를 공용으로 양산하기 29개 공정으로 3D 스트립 레이아웃설계를 완성하였다.

• Proceedings of the KAIS Fall Conference
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• 2009.05a
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• pp.252-254
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• 2009

프로그레시브 노칭과 포밍금형에 있어서 박판성형해석에 의한 사전 분석은 제품을 양산하는데 꼭 거쳐야 하는 필수과정이다. 본 논문에서 연구한 Ez5는 일본 S 자동차의 미국 현지 공장에서 발주한 수출 금형을 가지고 스트립 레이아웃 설계에 관한 것을 연구한 것이다. 광폭 1열 1개 뽑기의 편측캐리어를 단 배열로 블랭크 레이아웃을 최적화하였다. 사용된 3D CAD/CAM 소프트웨어는 Cimatron E Die Design이며 10개 공정으로 스트립 레이아웃설계를 완성하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.49 no.12
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• pp.234-241
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• 2012

This paper proposes a novel design methodology considering transistor layout variation. The proposed design technique is to improve the transistor's electrical characteristics without performing a circuit simulation to extract transistor layout variation. There are three advantages in the proposed method. Firstly, there is no need to change the normal design flow used in layout designs. Secondly, there is no need to perform simulation in order to extract the transistor layout variation. Thirdly, early warnings in layout design lead to decreasing the number of post layout simulations. Less post layout simulations will decrease the number of iterations in the design cycle and shorten design period. The number of bad transistors in the early design phase were reduced from 17.8% to 2.9% by applying eDRC environment for layout designers to develop Standard Cell Library.

• Journal of the Korean Institute of Telematics and Electronics
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• v.27 no.3
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• pp.124-130
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• 1990

This paper presents a new layout language, HAN-LALA (HANyang LAyout LAnguage), to automate the LSI/VLSI layout design. HAN-LALA is a C extension, which is easy to describe the layout. As HAN-LALA is directly compiled with no preprocessor, it renders easy debugging and short design time. For the technology independent layout design, the design rules and the process technologies are organized into seperate modules. The related objects are grouped and the placement is performed on the groups. Also the various routing modules including a river routing module and the one which can consider the forbidden regions make the layout design error-free without detailed descriptions of the layout.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.9 no.5
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• pp.1113-1118
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• 2008

Strip layout design in progressive die is an important factor that determines the applicability of mass production. In this study, the layout design of bracket strips used fer automobiles was executed. The strip layout design was made in 3D with the use of Cimatron die design, an automation module rather than a 3D modeling module. Blank layout has been optimized through a layer arrangement of the wide run positioning inside carrier (double-row and two-pass type). The 3D CAD/CAM software used was Cimatron Die Design; the strip layout design was completed in ten processes.

• Proceedings of the Korean Operations and Management Science Society Conference
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• 2000.04a
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• pp.167-170
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• 2000

본 연구에서는 먼저, 신규 투자 공장에서 생산되는 제품의 공정 특징을 만족할 수 있는 레이 아웃을 설계하였으며, 시뮬레이션을 이용하여 설계된 레이아웃에서 제품 타입별로 요구되는 생산 물량을 처리할 수 있는가를 평가하였다. 이를 위해 여러 대안의 제시 및 시뮬레이션 평가를 수행하였다. 본 연구의 결과 경제성을 고려한 신규 공장의 적절한 레이아웃 설계 및 운영 방안을 제시하였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.21 no.5
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• pp.61-66
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• 1984

In this paper a custom design of CMOS PLA using procedual language, CHISEL is presented. Library of cells of PLA pieces are formed. A typical PLA is used as a control logic for the protector circuit. NCR's design rules are applied to program CMOS PLA using CHISEL which is a VILI layout language made by extending C language.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.25-27
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• 2001

설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual property)의 표준화와 더불어 레이아웃 자동 이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐피시터를 표현함으로써, 반도체 지적소유권의 한 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 크게 하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다. 지면상의 연유로, 참고1에서는 기능 설명을, 본 논문은 알고리즘의 구현에 관한 설명을 중점적으로 기술한다.