• Title/Summary/Keyword: 라이브러리 표준

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HDL Implementation of DES IP (DES IP의 HDL 구현)

  • 문상국;김정태
    • Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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    • 1999.11a
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    • pp.530-533
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    • 1999
  • 컴퓨터나 각종 전산망의 정보를 보호하기 위해서 가장 안전한 수단은 정보의 직접적인 보호라고 할 수 있는데, 정보사회로 갈수록 지적 재산(IP ; Intellectual Property)이나 기타 다른 중요한 정보의 네트워크를 통한 교류가 활성화될 것이다 본 연구에서는 이러한 보호의 대상이 되는 정보를 암호화시킬 수 있는 알고리즘에 대한 HDL(Hardware Description Language) 구현을 목표로 한다. 현재까지 수많은 알고리즘이 개발되어 왔지만 DES(Data Encryption Standard)가 가장 기본적이고 모든 블록 암호 알고리즘의 기본이 되기 때문에 본 논문에서는 DES에 대한 기본적인 구조를 제시하고 그에 대한 Verilog-HDL 구현을 목표로 하였다. HDL로 설계된 회로는 LC-0.35um 표준 셀 라이브러리를 사용한 synopsys 툴을 이용하여 합성되었다. 전체 회로의 동작 주파수는 약 236MHz고 예상되고 초당 15104비트의 데이터를 암호화 시킬 수 있다.

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Combination of Gate Sizing and Buffer Insertion Methods to Reduce Glitch Power Dissipation (글리치 전력소모감소를 위한 게이트 사이징과 버퍼삽입 혼합기섭)

  • Kim, Seong-Jae;Lee, Hyeong-U;Kim, Ju-Ho
    • Journal of KIISE:Computer Systems and Theory
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    • v.28 no.8
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    • pp.406-413
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    • 2001
  • 본 논문은 CMOS 디지털 회로에서 글리치(glitch)에 의해 발생하는 전력소모를 줄이기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 사이징되는 게이트의 위치와 양에 따라 게이트 사이징을 세 가지 type으로 분류한다. 또한 버퍼삽입은 삽입되는 버퍼의 위치에 따라서 두 가지 type으로 분류한다. 글리치 제거 효과를 극대화하기 위해서 비용과 이득의 상관관계를 고려하여 하나의 최적화 과정 안에서 세 가지 type의 게이트 사이징과 두 가지 type의 버퍼삽입을 혼합한다. 제안된 알고리즘은 0.5$\mu\textrm{m}$ 표준 셀 라이브러리(standard cell library)를 이용한 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증하였다. 실험결과는 평균적으로 69.98%의 글리치 감소와 28.69%의 전력감소를 얻을 수 있었으며 이것은 독립적으로 적용된 게이트 사이징과 버퍼 삽입 알고리즘에 의한 것 보다 좋은 결과이다.

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Implementation of Efficient Grid Resource Coallocator (효율적인 그리드 자원 동시 할당자 구현)

  • 김영석;장재완;유정록;함재균;맹승렬;이준원
    • Proceedings of the Korean Information Science Society Conference
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    • 2003.04a
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    • pp.19-21
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    • 2003
  • 그리드 시스템이란 네트워크로 연결된 자원들을 통합적으로 관리하여 자원의 효율적인 사용을 지원하기 위한 기반 구조이다. 이러한 환경에서는 응용프로그램의 요구사항을 만족시키기 위해 다중의 자원들을 동시에 할당할 필요성이 자주 발생한다 본 논문에서는 효율적인 그리드 자원 동시 할당자인 KGB(KAIST GLOBUS) DUROC(Dynamically Updated Resource Online Coallocator)을 구현하였다. KGB DUROC은 그리드 미들웨어의 실질적인 표준인 GLOBUS의 DUROC을 GLOBUS IO 라이브러리를 사용하여 소스 코드(source code)수준에서의 호환성을 유지하면서 수정, 개선한 것이다 KGB DUROC 과 GLOBUS DUROC 각각에 마이크로벤치마크를 수행시켜 성능을 분석, 평가하였다.

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A Design of High Performance Parallel CRC Using A Simple Logic Optimization (논리 최적화 기법을 이용한 병렬 CRC 회로 설계)

  • Yi Hyunbean;Kim Jusub;Park Sungju;Park Changwon
    • Proceedings of the Korean Information Science Society Conference
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    • 2005.07a
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    • pp.460-462
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    • 2005
  • 본 논문은 통신 시스템에서 오류 검출을 위해 널리 사용되고 있는 Cyclic Redundancy Check (CRC)회로의 병렬 구현을 위한 최적화 알고리즘을 제시한다. 논리 단을 최소로 하면서 가능한 않은 공유 텀을 찾아 매핑 함으로써 속도 및 게이트 수를 줄인다. 본 논문에서는 이더넷의 32비트 CRC를 병렬로 구현하여 성능평가를 하였다. FPGA 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존의 방식에 비해 속도와 면적 모두 향상되었음을 보여준다.

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Development of Parallel Distributed VHDL Simulator on SGI Origin 2000/Cray T3e/IBM SP2 Systems (SGI Origin 2000/Cray T3e /IBM SP2 시스템에서 병렬 분산 VHDL 시뮬레이터의 개발)

  • Jeong, Yeong-Sik
    • Journal of KIISE:Computing Practices and Letters
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    • v.5 no.2
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    • pp.196-208
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    • 1999
  • 본 논문에서는 시뮬레이션 속도 향상을 위하여 VHDL(Very high speed integrated circuit Hardware Description Language)로 기술된 디지털 회로 시뮬레이션을 위한 병렬 분산 VHDL 시뮬레이터(Parallel Distributed VHDL Simulator : PDVS)를 개발한다. 개발된 프로그램을 대규모 병렬 프로그래밍 환경에서도 수행될 수 있도록 하기 위해서 표준 통신 라이브러리인 MPI(Message Passing Interface)를 이용하여 구현된다. PDVS 의 전체적인 시스템구성도, PDVS 에 사용된 시뮬레이션 프로토콜, 전역가상시간 계산 메카니즘 및 논리적 프로세스의 내부 구성요소들간의 관계와 PDVS의 제어 흐름도를 제시한다. 그리고 본 연구에서는 병렬 분산 시뮬레이션의 병렬성 정도를 분석하기 위하여 디지털 회로의 크기 변화와 처리되는 사건수(grain size)의 변화에 따른 성능 결과를 제시한다. 이 연구에서 4배크기의 디지털 회로를 적용한 경우는 프로세서를 12개 사용할 때에 8배의 속도향상을 얻었다. 그리고 처리되는 사건의 수가 200인 경우는 프로세서를 32개 사용할 때에 12배의 속도향상을 얻었다. 또한 동일한 방법을 SGI Origin 2000, Cray T3e 및 IBM SP2에 적용함으로서 그 성능의 간접적인 비교결과도 제시한다.

Electronics and Telecommunications Research Institute (ETRI) (RDF와 XMI 메타프레임워크를 이용한 ebXML의 비즈니스 프로세스 명세 변환 기술)

  • 문진영;이대하;박찬규;조현규
    • Proceedings of the Korean Information Science Society Conference
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    • 2003.04d
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    • pp.355-357
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    • 2003
  • ebXML은 단일 세계 전자 시장의 형성을 목표로. UN/CEFACT와 OASIS의 주도로 만들어진 인터넷 상에서 기업간 전자 상거래를 위한 XML 기반의 표준 프레임워크이다. ebXML에서는 비즈니스 트랜잭션으로 구성되는 비즈니스 협업을 ebBPSS (ebXML Business Process Specification Schema) 스펙에 정의하는데, 기업의 비즈니스 시나리오를 기술하기 위해서 이 ebBPSS를 따르는 ebXML 비즈니스 프로세스 영세를 기술한다. 본 논문에서는 ebXML 비즈니스 프로세스 명세를 비즈니스 라이브러리에 저장하고, 서로 다른 시스템 사이에서 교환하기 위해 메타프레임워크인 XMI와 RDF 문서로 변환시키는 알고리즘을 제안한다. 이 알고리즘은 ebXML의 상호 운영성에 기여하여 ebXML 레지스터리에 저장된 비즈니스 프로세스 명세서의 유용성을 증대시킬 것이다.

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MPW Implementation of Crypto-processor Supporting Block Cipher Algorithms of PRESENT/ARIA/AES (블록 암호 알고리즘 PRESENT/ARIA/AES를 지원하는 암호 프로세서의 MPW 구현)

  • Cho, Wook-lae;Kim, Ki-bbeum;Bae, Gi-chur;Shin, Kyung-wook
    • Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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    • 2016.10a
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    • pp.164-166
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    • 2016
  • PRESENT/ARIA/AES의 3가지 블록 암호 알고리즘을 지원하는 암호 프로세서를 MPW(Multi-Project Wafer)칩으로 구현하였다. 설계된 블록 암호 칩은 PRmo(PRESENT with mode of operation) 코어, AR_AS(ARIA_AES) 코어, AES-16b 코어로 구성된다. PRmo는 80/128-비트 마스터키와, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128/256-비트 마스터키를 사용하는 AR_AS 코어는 서로 내부 구조가 유사한 ARIA와 AES를 통합하여 설계하였다. AES-16b는 128-비트 마스터키를 지원하고, 16-비트 datapath를 채택하여 저면적으로 구현하였다. 설계된 암호 프로세서를 FPGA검증을 통하여 정상 동작함을 확인하였고, 0.18um 표준 셀 라이브러리로 논리 합성한 결과, 100 KHz에서 52,000 GE로 구현이 되었으며, 최대 92 MHz에서 동작이 가능하다. 합성된 다중 암호 프로세서는 MPW 칩으로 제작될 예정이다.

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Implementation of SEI Parser and Decoder for Virtual Reality Video Projection Processing (가상 현실 비디오 프로젝션 처리를 위한 SEI 구문 분석기와 디코더 구현)

  • Jeong, JongBeom;Son, Jang-Woo;Jang, Dongmin;Ryu, Eun-Seok
    • Proceedings of the Korean Society of Broadcast Engineers Conference
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    • 2018.06a
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    • pp.1-4
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    • 2018
  • 최근 360 도 가상현실을 지원하기 위한 비디오 시스템은 다양한 프로젝션에 대한 처리를 필요로 한다. 이를 위해 Moving Picture Experts Group (MPEG) 비디오 표준화 기술은 비디오에 대한 추가적인 정보들로 프로젝션을 처리하는 기술을 표준 채택하였다. 즉, 다양한 프로젝션의 비디오에 대응하는 비디오 메타데이터 처리를 H.265/HEVC(High Efficiency Video Coding)에서 제안된 Supplemental Enhancement Information(SEI) 메세지를 사용하여 지원한다. 본 논문은 비디오의 인코딩, 디코딩 시에 비디오 프로젝션 타입에 따라 다르게 처리하는 시스템의 구현 기술을 소개한다. 이를 위해 본 논문은 SEI 메시지 구문 분석기를 구현 시 HEVC Test Model(HM)을 이용하고, 디코더 구현 시 FFmpeg 라이브러리를 이용한다. 최종적으로 구현된 시스템은, 본 기관의 또 다른 구현 물인 실시간 360 비디오 플레이어에 통합되어 실시간 디코딩 및 다양한 프로젝션의 전/후처리를 문제 없이 지원하였다.

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A $3{\mu}m$ Standard Cell Library Implemented in Single Poly Double Metal CMOS Technology ($3{\mu}m$ 설계 칫수의 이중금속 CMOS 기술을 이용한 표준셀 라이브러리)

  • Park, Jon Hoon;Park, Chun Seon;Kim, Bong Yul;Lee, Moon Key
    • Journal of the Korean Institute of Telematics and Electronics
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    • v.24 no.2
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    • pp.254-259
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    • 1987
  • This paper describes the CMOS standard cell library implemented in double metal single poly gate process with 3\ulcornerm design rule, and its results of testing. This standard cell library contains total 33 cells of random logic gates, flip-flop gates and input/output buffers. All of cell was made to have the equal height of 98\ulcornerm, and width in multiple constant grid of 9 \ulcornerm. For cell data base, the electric characteristics of each cell is investigated and delay is characterized in terms of fanout. As the testing results of Ring Oscillator among the cell library, the average delay time for Inverter is 1.05 (ns), and the delay time due to channel routing metal is 0.65(ps)per unit length.

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A Design and Implementation of a Mobile Instant Messaging System with Extensible Presence Capabilities (확장성 있는 프레전스 기능을 가진 무선 인스턴트 메시징 시스템 설계 및 구현)

  • Nah Jae-Wook;Choi Jin-Yeong;Cho Hyun-Duk;Kim Yong-Hoon;Lee Jin-Gu;Park Jong-Tae
    • Journal of KIISE:Information Networking
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    • v.33 no.3
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    • pp.257-268
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    • 2006
  • In this paper, we have designed and implemented mobile instant messenger which has extensible presence service capability. Most previous work on instant messaging system has some limitation with regard to interoperability and extensibility. To solve these problems, we have employed the presence service architecture of IETF. In order to provide extensible presence capability in the wireless mobile communication, we have employed the presence service attributes which are defined in OMA's IMPS architecture. In particular, we have designed and implemented the presence service libraries for manipulating the presence information in response to user's requirement. finally, we have developed the wireless E-mail service, employing the presence service architecture, to verity the extensibility.