• 대한전자공학회논문지SD
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• 제42권1호
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• pp.47-55
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• 2005

본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 춘계학술발표강연 및 논문개요집
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• pp.151-151
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• 2003

최근 휴대폰용 LCD, 컴퓨터용 TFT LCD, 가정용 PDP 등 평판 디스플레이 산업의 발달에 힘입어 평판 디스플레이 장치의 구동 칩 실장 부품인 TCP(tape carrier package), COF(chip on film) 제조 산업 또한 발전하고 있다. 이들 TCP, COF는 디스플레이 장치의 경박화에 따라 보다 가는 선폭의 회로가 요구되어지는데 이를 위해 회로를 구성하는 기본소재로 얇은 두께의 동박이 사용된다. 회로기판용 동박으로는 압연동박과 전해동박이 함께 사용되어 왔으나 박막의 제조가 어려운 압연동박의 단점과 면에 수직한 주상정 조직이 발달해 있어 일반 압연 동박에 비해 접착력이 뛰어나며 전류밀도 또는 티타늄 음극 드럼 회전 속도를 조절하여 두게 조절이 용이한 전해동박의 장점으로 인해 현재 압연동박의 전해동박으로의 대체가 증가하고 있다. 전해동박의 제조공정은 크게 제박 공정과 후처리 공정으로 나눌 수 있다. 전해동박은 먼저 드럼형태의 티타늄 음극과 불용성 납 양극으로 이루어진 제박기에 고 전류를 가하여 황산구리 용액 중 구리를 티타늄 음극에 석출시킴으로서 구리 원박을 제조한 후 접착력 향상을 위한 노듈 형성, 방식, 방청, 내열성 향상 등을 위한 여러 개의 단위 셀 조합으로 이루어진 후처리 공정을 거쳐 제조된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.480-481
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• 2012

LED (Light Emitting Diode)는 친환경적이며 고수명 등의 여러 장점을 가지고 있어서 액정디스플레이의 광원으로 널리 사용되고 있다. 그러나 LED 제품을 제조하기 위해서는 칩, 패키지, 모듈, 시스템으로 구성된 4단계의 복잡한 제조공정을 거쳐야 하므로 가격이 높은 단점이 있다. 이를 개선하기 위해서 패키지, 모듈, 시스템의 3단계의 공정을 하나로 통합한 hybrid LED package(HLP) 개념이 제시되었다. HLP는 LED chip을 PCB에 직접 실장한 뒤 초정밀 가공 및 성형 기술을 활용하여 일체형 광학패턴을 인가함으로써 공정을 단순화하면서도 광효율을 향상시킬 수 있다. 이에 본 연구에서는 다구찌 실험계획법을 사용하여 디스플레이에서 중요시되는 휘도를 높일 수 있는 일체형광학패턴 형상 최적화를 실시하였으며, 최적화된 일체형 광학패턴을 제조하기 위한 초정밀 가공 및 성형기술을 개발하였다. 최적화 결과 높이 25um, 꼭지각 90도의 음각형태의 사각피라미드 패턴이 최적형상으로 결정되었으며, 패턴이 없을 때와 비교하여 휘도가 약 32.3% 높아지는 것으로 나타났다. 이러한 일체형 광학패턴을 제품으로 구현하기 위하여 초정밀 절삭기술을 활용하여 마스터 금형을 제작하였다. 최종적으로 사출성형을 통해 일체형 광학패턴을 제작하게 되는데 이때 사출기 내부 공기흐름 및 진공도를 최적화함으로써 패턴 내부에 불필요한 기포가 발생하지 않도록 하는데 성공하였다. 이를 통해 생산성이 높은 사출성형으로 HLP 제품을 양산할 수 있는 가능성을 확인하였고, 추후에는 실제 제품을 제작하는 연구를 수행할 예정이다.

• 반도체디스플레이기술학회지
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• 제2권3호
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• pp.25-30
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• 2003

In this study, the controller using TMS320LF2407 low voltage DSP for motor control is designed and realized. It has 40 MIPS calculating ability and its driving voltage is 3.3 V for low power. The peripheral elements, however usually use 5 V and they need voltage transfer interface. In this study, voltage transformation and reducing noise are studied and space vector PWM is adopted as a motor control scheme. According to these methods, the efforts for software programming and calculation processes are reduced. In addition, the hardware is also simplified by substituting the current control part with software programming. Through this study, the DSP based servo controller increases its ability for high performance multi-function on semiconductor transportation equipments..

• 반도체디스플레이기술학회지
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• 제12권1호
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• pp.53-59
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• 2013

Chip mounter which is used to pick chips from the pre-specified position and place them on the target location of PCB is an essential device in semiconductor and LCD industries. Quick and high precision positioning is the key technology needed to increase productivity of chip mounters. As increasing acceleration and deceleration of placing motion, structural vibration induced from inertial reactive force and flexibility of mounter structure becomes a serious problem degrading positioning accuracy. Motivated from these, this paper proposed a new control design algorithm which combines a mounter structure acceleration feedforward compensation and an extended sliding mode control for fine positioning and suppression of structural vibration, simultaneously. The feasibility of the proposed control design was verified along with some simulation results.

• 반도체디스플레이기술학회지
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• 제5권1호
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• pp.5-11
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• 2006

One of the most important is to insure that a new circuit design is qualified far release before it is scheduled for manufacturing, test, assembly and delivery. Due to various causes, there happens to be a low yield in the wafer process. Wafer test is a critical process in analyzing the chip characteristics in the EDS(electric die sorting) using analytic tools -wafer map, wafer summary and datalog. In this paper, we propose new analytic map algorithms for DDI chip test data. Using the proposed analytic map algorithms, we expect to improve the yield, quality and analysis time.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2005년도 춘계 학술대회
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• pp.84-88
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• 2005

본 연구에서는 백색광원용 조명램프에 필요한 고밀도로 집적된 LED 어레이를 제작하기 위하여 반도체제조 공정에 필요한 포토마스크를 AutoCAD 상에서 설계하였으며 레이저 리소그래피 장비를 이용하여 포토마스크를 제작하였다. 웨이퍼상에 LED칩을 개별적으로 제작한 후 이들을 직렬 및 병렬로 금속배선하여 연결하였다. 특히 AutoCAD로 각 공정의 포토마스크 패턴을 설계 작업한 후 DWG 파일을 DXF 파일로 변환하여 레이저빔으로 스캔닝하였다. 이를 소다라임 유리판 위에 크롬을 증착한 후 각 패턴에 맞추어 식각 함으로써 포토마스크를 제작하였다. 또한 2인치 InGaN/GaN 다중 양자우물구조의 광소자용 에피박막이 증착된 사파이어 웨이퍼에 포토마스크를 활용하여 반도체 제조공정을 수행하였으며, 금속배선된 백색LED램프를 제작하였다.

• 반도체디스플레이기술학회지
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• 제3권3호
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• pp.31-35
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• 2004

A blue light emitting diode with 8 periods InGaN/GaN multi-quantum well structure grown by metal-organic chemical vapor deposition was fabricated with the inclusion of the metal-interconnection process in order to integrate the chips for light lamp. The quantum well structure provides the blue light photoluminescence peaked at 479.2 nm at room temperature. As decreasing the temperature to 20 K, the main peak was shifted to 469.7 nm and a minor peak at 441.9 nm appeared indicating the quantum dot formation in quantum wells. The current-voltage measurement for the fabricated LED chips shows that the metal-interconnection provides good current path with ohmic resistance of 41 $\Omega$.

• 반도체디스플레이기술학회지
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• 제10권2호
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• pp.97-102
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• 2011

Lots of 2D vision algorithms have been applied for inspection. However, these 2D vision algorithms have limitation in inspection applications which require 3D information data such as the height of semiconductor chips. Stereo vision is a well known method to measure the distance from the camera to the object to be measured. But it is difficult to apply for inspection directly because of its measurement error. In this paper, we propose two adjustment methods to reduce the error of the measured height data for stereo vision. The weight value based model is used to minimize the mean squared error. The average value based model is used with simple concept to reduce the measured error. The effect of these algorithms has been proved through the experiments which measure the height of semiconductor chips.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 전력전자학술대회
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• pp.501-505
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• 2017

반도체에 대한 수요가 늘어남에 따라 반도체 칩 생산을 위한 웨이퍼 공정 및 평판 디스플레이 제조 공정에서 수백~수십 나노 단위 크기의 트랜지스터, 커패시터 등의 회로소자 제조를 요구하고 있다. 이에 따라 반도체 공정의 미세화가 10nm 이하까지 다다랐고 이로 인해 수율과 신뢰성 측면에서 파티클, 금속입자, 잔류이온 등 진공챔버 내부의 오염원 제거 중요성이 점점 증가하고 있다. 이러한 오염원 제거를 위해서 과거에는 진공 챔버를 개방하여 액상물질로 주기적인 세정을 하였으나 2000년대 초반부터 생산성 향상을 위해 진공 상태에서 건식 세정하는 원격 플라즈마 발생장치(Remote Plasma Generator, RPG)를 개발하여 공정에 적용 해 왔다. 건식 세정을 위해서 화학적 반응성이 높은 고밀도의 라디칼이 필요하고 이를 위해 플라즈마를 이용하여 라디칼을 생성한다. RPG는 안테나 형태의 기존 유도 결합 플라즈마 (Inductively Coupled Plasma, ICP) 방식에 자성코어(Ferrite Core)를 추가함으로써 고밀도 플라즈마 생성이 가능하다. 본 세션에서는 이러한 건식세정과 관련된 플라즈마 기술 소개, 플라즈마 발생장치의 종류 및 효과적인 건식 세정을 위한 원격 플라즈마 발생장치를 소개하고자 한다.