• 전자공학회논문지C
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• 제35C권11호
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• pp.1-10
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• 1998

휴대용 전자 시스템에 대한 deep submicron VLSI의 출현에 따라 기존의 면적과 성능(지연시간)외에 전력량 감축을 위한 새로운 방식의 CAD 알고리즘이 필요하게 되었다. 본 논문은 논리합성시 기술매핑 단계에서의 전력량 감소를 목적으로 한 논리 게이트 분할(gate decomposition)을 통한 재합성 알고리즘을 소개한다. 기존의 저전력을 위한 논리분할 방식은 Huffman 부호화 방식을 이용하였으나 Huffman code는 variable length를 가지고 있으며 logic depth (회로지연시간)와 글리치에 영향을 미치게 된다. 제안된 알고리즘은 임계경로상에 있지 않은 부회로에 대한 스위칭 동작량을 줄임으로써 logic depth (즉 속도)를 유지하면서 다양한 재구성된 트리를 제공하여 스위칭 동작량을 줄임으로써 전력량을 감축시키는 새로운 게이트분할 알고리즘을 제안한다. 제안된 알고리즘은 zero 게이트 지연시간을 갖는 AND 트리에 대하여 스위칭 동작량이 최소화된 2진 분할 트리를 제공한다. SIS (논리합성기)와 Level-Map (lower power LUT-based FPGA technology mapper)과 비교하여 각각 58%와 8%의 전력 감축효과를 보였다.

• 전자통신동향분석
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• 제5권2호
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• pp.156-169
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• 1990

본 기술동향에서는 시스템에서 요구되는 동작에 관한 기술을 레지스터 전송 수준의 구조에 관한 기술로 바꾸는 상위 수준 합성에 대하여 그 현황을 분석하였다. 현황 분석은 스케줄링과 할당으로 나누어 진행하였으며, 상위 수준 합성의 필요성, 내용, 기법 분석 및 시스템 분석을 행하였다. 현재의 연구가 갖는 문제점을 검토하였으며, 앞으로의 전망을 예측하였다.

• 한국멀티미디어학회논문지
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• 제15권6호
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• pp.827-836
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• 2012

키넥트의 성공적인 등장 이후 이 센서를 이용하여 사용자의 아바타에 해당하는 3차원 캐릭터의 움직임을 제어하는 많은 인터액티브 콘텐츠가 제작되었다. 하지만, 키넥트의 특성 상 사용자는 키넥트를 정면으로 바라보아야 하며, 모션 또한 제자리에서 수행할 수 있는 동작 정도만으로 국한되었다. 이 단점은 게임에서 가장 중요한 요구기능 중 하나인 가상공간 내비게이션을 수행하지 못하게 하는 근본적인 이유가 되었다. 본 논문은 이와 같은 단점을 해결하기 위한 새로운 방법을 제안한다. 두 단계로 이루어진 본 방법은 첫 번째 단계로서 사용자의 내비게이션 의도를 파악하기 위해 제자리 걷기 동작 제스처인식을 수행한다. 내비게이션 의도가 파악되면, 다음 단계에 현재 제자리 걷기동작을 상체와 하체 모션으로 자동으로 분리한 후, 미리 입력 받은 하체모션캡처 데이터를 현재 캐릭터 속도를 반영하여 수정한 뒤 분리된 원래 하체모션과 자연스럽게 교체한다. 본 논문에서 제안된 알고리즘을 이용하면, 키넥트 센서를 통해 사용자의 상체 모션을 그대로 반영함과 동시에 모션캡처 데이터를 이용하여 하체 동작을 실제 걷는 동작으로 바꾸어주기 때문에 사용자가 조정하는 3차원 캐릭터는 가상공간을 자연스럽게 내비게이션할 수 있다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.74-80
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• 2009

본 논문은 싱글의 LC-탱크 전압제어발진기(VCO)를 사용한 $2{\sim}6GHz$의 CMOS 주파수 합성기에 관하여 기술하였다. 광대역에서 동작하는 주파수 합성기 설계를 위해 최적화된 로컬발진기(LO) 신호 발생기를 사용하였다. LO 신호 발생기는 LC-탱크 VCO와 이 신호를 분주하고 혼합하는 방법으로 광대역의 주파수에서 동작하도륵 구현하였다. 주파수 합성기는 3차 1-1-1 MASH 타입의 시그마-델타 모듈레이터(SDM)를 사용한 소수 분주 위상잠금루프(PLL)에 기초로 설계되었다. 제안한 주파수 합성기는 $0.18{\mu}m$ CMOS 공정기술을 사용하여 설계하였고, off-chip 루프 필터를 가지고 $0.92mm^2$의 칩 면적을 차지하며, 1.8V 전원에서 36mW 이하의 전력을 소모한다. PLL은 $8{\mu}s$보다 적은 시간에서 록킹을 완료한다. 위상 잡음은 중심 주파수 신호로부터 1MHz 오프셋에서 -110dBc/Hz보다 작다.

• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 1992년도 춘계공동학술대회 발표논문 및 초록집; 울산대학교, 울산; 01월 02일 May 1992
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• pp.559-568
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• 1992

MODAPTS는 1966년 호주에서 MTM을 기초로 하여 개발되었으며, 이 시스템은 학습과 사용이 용이해서 널리 사용되고 있다. 그러나 본 논문의 연구결과, MODAPTS의 시간단위는 동작구간의 쇠대치를 기준으로 하고 MTM의 동작시간을 합성하여 설정된 것이 증명되었으며, MTM의 동작시간은 "낮은 과업 표준(Low Task Standard)"을 기준으로 하였기 때문에 MODAPTS는 그 정확성에 대하여 검증을 필요로 한다. 본 논문에서는 "높은 과업 표준(High Task Standard)"을 기준으로 하여 설정된 WF를 기초로 하여 MODAPTS의 구성과 정확성에 대하여 분석하였으며, "High Task MODAPTS"의 동작시간을 설정하였다. "High Task MODAPTS"(약칭 HITMAP)는 WF에 대한 정확도가 95%이상으로서 성과급용 표준시간 설정에 충분하므로 생산활동의 생산성을 측정하고 개선하는데 이바지할 것으로 기대된다.하므로 생산활동의 생산성을 측정하고 개선하는데 이바지할 것으로 기대된다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1997년도 춘계학술대회 학술발표 논문집
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• pp.151-156
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• 1997

본 논문은 저비용이면서 정확한 제어를 수행하는 새로운 퍼지 제어기의 VHDL 설계 및 FPGA 구현을 자동적으로 수행하는 통합 개발 환경(IDE : Integrated Development Environment)을 다룬다. 이를 위해 FLC의 자동 설계 및 구현의 전 과정을 하나의 환경 내에서 개발 가능하게 하는 퍼지 제어기 자동 설계 및 구현 시스템 (FLC Automatic Design and Implementation Station :FADIS)을 개발하였는데 이 시스템은 다음 기능을 포함한다. (1) 원하는 퍼지 제어기의 설계 파라메터를 입력받아 이로부터 FLC를 구성하는 각 모듈의 VHDL 코드를 자동적으로 생성한다. (2) 생성된 각 모듈의 VHDL 코드가 원하는 동작을 수행하는지를 Synopsys사의 VHDL Simulator상에서 시뮬레이션을 수행한다. (3) Synopsys사의 FPGA Compiler에 의해 VHDL 코드를 합성하여 FLC의 각 구성 모듈을 얻는다. (4) 합성된 모듈은 Xilinx사의 XactSTep 6.0에 의해 최적화 및 배치, 배선이 이루어진다. (5) 얻어진 Xilinx rawbit 파일은 VCC사의 r2h에 의해 C 언어의 header 파일 형태의 하드웨어 object로 변환된다. (6) 하드웨어 object를 포함하는 응용 제어 프로그램의 실행 파일을 재구성 \ulcorner 능한 FPGA 시스템 상에 다운로드한다. (7) 구현된 FLC의 동작 과정은 구현된 FLC와 제어 target 사이의 상호 통신에 의해 모니터링한다. 트럭 후진 주차 제어에 사용하는 퍼지 제어기 설계 및 구현의 전 과정을 FADIS상에서 수행하여 FADIS가 완전하게 동작하는지를 확인하였다.

• 전기전자학회논문지
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• 제7권2호
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• pp.166-171
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• 2003

본 논문은 상위 레벨 합성에서의 레지스터와 자원 할당 과정의 스위치 동작 최소화를 통한 저 전력 데이터 패스 할당 알고리즘을 제안한다. 제안하는 알고리즘은 스케줄링된 CDFG를 입력으로 할당 과정에서 전력 최소화를 수행한다. 알고리즘은 레지스터 할당과 자원 할당 과정을 나누어 수행한다. 레지스터 할당 알고리즘은 기능 장치내의 불필요한 스위칭 동작을 제거하고 멀티플렉서의 수를 최소화한다. 자원 할당 과정은 스위칭 동작을 최소화할 수 있는 연산자의 순서를 선택한다. 본 논문에서 제안하는 알고리즘과 genesis-lp 상위 레벨 합성시스템을 벤치마크를 이용한 비교 실험결과 평균 15.3%의 전력 감소효과가 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.164-166
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• 2016

PRESENT/ARIA/AES의 3가지 블록 암호 알고리즘을 지원하는 암호 프로세서를 MPW(Multi-Project Wafer)칩으로 구현하였다. 설계된 블록 암호 칩은 PRmo(PRESENT with mode of operation) 코어, AR_AS(ARIA_AES) 코어, AES-16b 코어로 구성된다. PRmo는 80/128-비트 마스터키와, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128/256-비트 마스터키를 사용하는 AR_AS 코어는 서로 내부 구조가 유사한 ARIA와 AES를 통합하여 설계하였다. AES-16b는 128-비트 마스터키를 지원하고, 16-비트 datapath를 채택하여 저면적으로 구현하였다. 설계된 암호 프로세서를 FPGA검증을 통하여 정상 동작함을 확인하였고, 0.18um 표준 셀 라이브러리로 논리 합성한 결과, 100 KHz에서 52,000 GE로 구현이 되었으며, 최대 92 MHz에서 동작이 가능하다. 합성된 다중 암호 프로세서는 MPW 칩으로 제작될 예정이다.

• 한국정보과학회논문지:시스템및이론
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• 제35권8호
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• pp.407-415
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• 2008

본 연구에서는 긴 춤 시퀀스를 춤 세그먼트들로 분절하는 방법과 이 춤 세그먼트들의 자연스러운 연결을 위한 전이 방법을 제안한다. 제안하는 분절화(segmentation) 방법은 라반 운동 분석(LMA)을 기반으로 한다. 춤 세그먼트 안에서 춤추는 캐릭터 외형의 변화가 일정한 패턴을 이루며 발생하는 것에 착안하여, 패턴이 변화되는 구간에서 춤 세그먼트의 경계를 찾는다. 이 방법은 춤 시퀀스에서 얻어낸 LMA의 외형 곡선에서 키 자세(key pose)를 찾고, 나타나는 패턴을 분석하여 수행된다. 제안하는 전이(transition) 방법은 춤과 같이 유사도가 낮은 모션을 대상으로 하고 있다. 이 방법은 선형 보간 방법을 기본으로 이용하고, 발에 발생하는 제약사항을 만족하도록 중간 자세를 생성하고, 전이 구간 중간의 키 프레임으로 사용하여 전이를 완성한다. 우리가 제안하는 방법들은 기존의 춤 모션 데이타를 사용한 새로운 춤 시퀀스 합성에 활용이 가능하다.

• 한국컴퓨터그래픽스학회논문지
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• 제21권1호
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• pp.23-31
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• 2015

본 논문은 모션 캡쳐 데이터를 이용하여 쉽고 빠르게 사실적인 2차원 스틱 피규어애니메이션을 제작할 수 있는 방법을 소개한다. 스틱 피규어 애니메이션은 대개 전체 시간 구간에 대하여 매 프레임마다 하나씩의 자세를 일일이 그리는 방식으로 제작된다. 반면, 제안된 방법에서는 스틱 피규어 형태의 자세 위에 신체 부위의 움직임을 나타내는 동선을 추가하는 방식으로 한 장의 그림 안에 여러 프레임에 걸친 동작(예를 들어, 발차기나 점프)을 축약하여 표현하도록 한다. 이러한 그림으로부터 자동으로 시간에 따른 자세 변화를 합성하기 위하여, 먼저 사용자가 그린 스틱 피규어를 2차원 평면에서 변형시킬 수 있는 캐릭터 모델을 생성한다. 이 후, 미리 구축된 모션 데이터베이스로부터 주어진 자세 및 동작선 정보에 가장 근접한 동작 구간을 검색한다. 검색 결과로 추출된 동작에 따라 캐릭터 모델을 변형시킴으로써 최종적인 스틱 피규어애니메이션을 합성한다. 여러 형태의 스틱 피규어에 이동, 격투 등의 다양한 동작을 적용한 실험을 통하여, 제안된 방법이 적은 노력만으로 흥미로운 스틱 피규어애니메이션을 제작하는데 매우 유용함을 확인하였다.