• Title/Summary/Keyword: 동기클럭

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Short-term Stable Characteristic Analysis of the Synchronized Clock in the Synchronization Network and SDH Based Network (동기망과 동기식 전송망에서의 동기클럭 단기안정 특성 분석)

  • Lee, Chang-Gi
    • The KIPS Transactions:PartC
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    • v.8C no.3
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    • pp.299-310
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    • 2001
  • 동기망과 동기식 전송망을 설계할 때에는 동기클럭의 단기안정 클럭특성과 이에 따른 망구성 노드수가 중요하게 고려되어야 할 사항이다. 또한 동기망과 전송망을 동시에 고려하여야 한다. 만일 전송망 만을 고려한다면 동기망에서의 발생할 수 있는 클럭성능 저하를 반영시킬 수 없기 때문이다. 지금까지의 연구는 주로 동기식 전송망만을 적용하여 연구되었다. 본 논문에서는 동기망과 동기식 전송망을 통합 고려하고, 최악의 원더생성을 적용하였을 때의 세가지 클럭상태에 따른 망동기클럭의 MTIE와 TDEV 특성을 얻었다. 또한 현 ITU-T 규격을 적용하여 세 가지 클럭상태에 따른 최대 망 구성 노드수를 구하였다.

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Development of Simulator for Performance Analysis of Synchronization Clock in the Synchronization Network and Transmission Network (동기망과 전송망에서의 동기클럭 성능 분석을 위한 시뮬레이터 개발)

  • Lee, Chang-Ki
    • The KIPS Transactions:PartC
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    • v.11C no.1
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    • pp.123-134
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    • 2004
  • The synchronized clock performance in the synchronization network and SDH transmission network design is an important element in aspect of guaranteeing network stability and data transmission. Consequently the simulator which can applicable various parameters and several input levels from the best state to the worst state for performance analysis of the synchronized clock is required in case of network design. Therefore, in this paper, 1 developed the SNCA and TNCA for analysis of the synchronized clock in the synchronization network and transmission network. And utilizing these simulators with various wander generation, node number and clock state, 1 obtained the synchronized clock characteristics and maximum network nodes In NE1, NE2 and NE3 transmission network and DOTS1, DOTS2 synchronization network.

ASIC Implementation of Synchronization Circuit with Safe Mode (Safe Mode를 갖는 동기 클럭 발생 회로의 ASIC 구현)

  • 최진호;강호용;전문석
    • The Journal of Korean Institute of Communications and Information Sciences
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    • v.26 no.7B
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    • pp.1006-1012
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    • 2001
  • 본 논문에서는 다른 클럭원들을 갖는 서로 다른 오실레이터에 의해 발생된 비동기 클럭을 입력으로 받아 동기신호로 변환시키는 기능과 그 중 어느 한 클럭이 동작하지 않더라도 동작하는 클럭을 계속 유지하여 클럭 중단의 위험을 제거한 안전모드를 추가한 기능의 구현을 기술한다. 특히, 통신 분야에서 ASIC으로 Chip을 개발할 때 다중 클럭의 사용은 필연적이며 비동기 신호를 동기신호로 변환하는 기능의 구현은 기본적이면서도 중요한 부분이다. 이 회로는 VHDL로 구현이 되었으며 다중 클럭 관련 ASIC 구현에 기본적으로 응용이 가능하다.

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A Study on Simulator for Performance Analysis of Synchronization Clock in SDH Transmission Network (전송망에서의 망동기클럭 성능 분석 시뮬레이터에 관한 연구)

  • Lee, Chang-Ki
    • Proceedings of the Korea Information Processing Society Conference
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    • 2003.11b
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    • pp.1085-1088
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    • 2003
  • 동기식 전송망에서는 다양한 동기클럭 성능과 상태가 나타날 수 있고, 이는 전송성능에 영향을 줄 수 있기 때문에 전송망 설계에 필요한 최대노드수의 변화가 생길 수 있다. 이에 따라 전송망에서 다양한 클럭성능과 상태를 적용할 수 있는 시뮬레이터가 요구된다. 따라서 본 논문에서는 전송망 동기클럭 시뮬레이터를 살펴보고, 또한 이를 이용하여 NE 노드에 따른 동기클럭 특성과 최대 노드수 결과를 얻었다. 본 연구 결과를 통해 볼 때 NE 노드의 성능보다 동기원의 성능이 최대 노드수에 미치는 영향이 크다는 것은 알 수 있었다.

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Performance Analysis of Synchronization Clock with Various Clock States Using Measured Clock Noises in NG-SDH Networks (NG-SDH망에서 측정된 클럭잡음을 이용한 다양한 클럭상태에 따른 동기클럭 성능분석)

  • Lee, Chang-Ki
    • The KIPS Transactions:PartC
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    • v.16C no.5
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    • pp.637-644
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    • 2009
  • A study about performance analysis of synchronization clock using measured clock noises is required. Therefore this paper executed the study for performance analysis of synchronization clock and acquirement of maximum number of network node with various clock states using measured clock noises in NG-SDH networks. Also this paper generated a suitable clock model using measured clock noises, and carried out simulations with various clock states. Through the simulation results, maximum numbers were 80 or more network nodes in normal state, and were below 37 nodes in short-term phase transient(SPT) state, and were 50 or more in long-term phase transient(LPT) state. Accordingly this study showed that maximum numbers to meet ITU-T specification were below 37 network nodes in three clock states. Also this study showed that when SPT or LPT states occur from NE network before DOTS system, synchronization source must change with other stable synchronization source of normal state.

A Byzantine Fault-tolerant Clock Synchronization Scheme in Wireless Sensor Networks (무선 센서 네트워크에서 비잔틴 오류를 허용하는 클럭 동기화 기법)

  • Lim, Hyung-Geun;Nam, Young-Jin;Baek, Jang-Woon;Ko, Seok-Young;Seo, Dae-Wha
    • Journal of KIISE:Computing Practices and Letters
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    • v.14 no.5
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    • pp.487-491
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    • 2008
  • This paper proposes the Byzantine fault tolerant clock synchronization scheme for wireless sensor networks to cope with the clock synchronization disturbance attack of malicious nodes. In the proposed scheme, a node which is requiring clock synchronization receives 3m+1 clock synchronization messages not only from its parent nodes but also from its sibling nodes in order to tolerate malicious attacks even if up to m malicious nodes exist among them. The results show that the proposed scheme is 7 times more resilient to the clock synchronization disturbance attack of malicious nodes than existing schemes in terms of synchronization accuracy.

Metastability-free Mesochronous Synchronizer for Networks on Chip (불안정 상태를 제거한 NoC용 위상차 클럭 동기회로)

  • Kim, Kang-Chul
    • Journal of the Korea Institute of Information and Communication Engineering
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    • v.16 no.6
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    • pp.1242-1249
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    • 2012
  • This paper proposes a metastability-free synchronization method and a mesochronous synchronizer for NoC. It uses the clock transmitted from TX as a strobe and solves the metastability problem by selecting one of rising or falling clock edge depending on the sampling value in RX when the phase difference between clocks is under a metastability window. The logic simulation results show that it works without metastability under $0^{\circ}{\sim}360^{\circ}$ phase difference in the synchronizer that a fault is inserted. The mesochronous synchronizer has a simple control logic and is suitable for NoC.

A New Concept of Network Synchronization for Digital Communication (디지털 통신을 위한 새로운 개념의 망 동기)

  • Kim Young-Boem;Kwon Taeg-Yong;Park Byoung-Chul;Kim Jong-Hyun
    • 한국정보통신설비학회:학술대회논문집
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    • 2004.08a
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    • pp.254-257
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    • 2004
  • 위성신호를 매개로 국가표준에 전국의 모든 노드클럭이 동시에 동기될 수 있는 새로운 형태의 망 동기 클럭 공급 시스템을 제안하였으며 이 방식에 의한 실용화 가능성을 확인하였다. 본 논문에서 새로이 제시하는 방식은 단계적인 물리계층에 의해 동기되던 종래의 방식에 비해 모든 슬레이브 국소들이 동시에 동일한 계위의 품질로 동기 될 수 있는 등의 여러 가지 구조적인 장점을 갖고 있다. 서로 멀리 떨어진 지역에서 같은 위성신호를 동시에 측정하여 얻은 시간차데이터를 활용함으로써 위성을 매개로한 기준클럭과 원격지의 슬레이브클럭과의 위상차를 실시간적으로 측정할 수 있었으며, 컴퓨터 제어에 따라 이들 차이를 보상함으로써 전국의 여러노드에서 멀리 떨어진 기준클럭에 위상동기되는 신개념의 슬레이브 클럭 동기시스템을 설계하고 제작하였다. 이 시스템의 측정결과 $10^{-12}$ 이하의 주파수정확도를 유지하였으며 ITU-T의 권고(G.811)를 충분히 만족하는 MTIE 특성을 보여주었다. 현재 전체적으로 자동화 기능을 갖는 초기모델이 구현되었으며 가까운 시일내에 상용화연구를 통해 디지털 통신망의 동기용 노드클럭으로 사용될 수 있으리라 기대한다.

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Clock Synchronization and Biped Robot control application based-on TMO-eCos (TMO-eCos 기반 클럭 동기화 설계 및 2족 보행 로봇 제어 응용)

  • Oh, Yong-Seok;Kim, Jung-Guk;Lee, Seung-Yun
    • Proceedings of the Korean Information Science Society Conference
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    • 2007.06b
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    • pp.372-376
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    • 2007
  • 분산처리 시스템은 네트워크로 연결된 프로세서들로 구성되며, 시스템 내의 각 프로세서는 고유한 클럭을 갖는다. 글로벌 시간 기준으로 볼 때 수행중인 프로세스가 유지하는 시간은 분산시스템 각각 차이가 있을 수 있으므로 일관성 있는 시간관리가 필요하다. 본 논문에서는 TMO-eCos를 기반으로 하는 분산 처리 시스템에서 각 분산 시스템간 발생할 수 있는 클럭의 불일치 문제를 해결하기 위한 클럭 동기화 기법에 관해 논한다. 점진적인 클럭 동기화 알고리즘을 구하기 위해 마스터 노드의 클럭을 글로벌 클럭으로 가정하고 슬레이브 노드들은 마스터 노드의 클럭으로 동기화하는 방법에 대하여 정의하였다. 정의한 알고리즘을 시현하기 위한 분산 노드 간 로봇 제어 프로그램을 소개 한다.

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Recursive Clock Skew Estimators for Time Synchronization in Wireless Sensor Networks (무선 센서네트워크에서의 시각동기를 위한 재귀적 클럭 스큐 추정 방법)

  • Kim, Dongjin;Maeng, Seyeong;Bang, Jongdae;Lee, Yeonwoo;Jung, Min-a;Lee, Seong Ro
    • Proceedings of the Korea Information Processing Society Conference
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    • 2012.04a
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    • pp.1035-1037
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    • 2012
  • 무선 센서네트워크에서의 시각동기는 MAC 계층에서부터 APP 계층에 이르기까지 거의 모든 계층에서 다양한 목적을 위해 매우 중요한 기술이다. 본 논문에서는 무선 센서네트워크에서의 에너지 효율적인 시각동기를 위한 실시간 클럭 스큐 추정 방법을 제시한다. 재귀적 최소제곱법을 통해 오프셋 보정 정보들을 얻을 때마다 클럭 스큐가 실시간적으로 추정 및 갱신되며, 아울러 스큐 추정을 위해 각 센서노드에 저장해야할 정보를 최소화한다. 제안한 클럭 스큐 추정 방법은 기존의 클럭 오프셋 보정 방법과 쉽게 통합될 수 있으며, 이 경우 보다 정확하고 효율적인 시각동기화가 가능해진다. 시뮬레이션 및 실험 결과를 통해 제안한 클럭 스큐 추정 방법을 통한 시각동기 정확도의 향상을 보인다.