• 한국정보통신학회논문지
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• 제26권8호
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• pp.1172-1179
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• 2022

이진 에드워즈 곡선 (Binary Edwards Curves; BEdC) 기반의 공개키 암호 시스템을 위한 점 스칼라 곱셈기 설계에 대해 기술한다. BEdC 상의 점 덧셈 (Point Addition; PA)과 점 두배 (Point Doubling; PD) 연산의 효율적인 구현을 위해 유한체 연산에 투영 좌표계를 적용하였으며, 이에 의해 점 스칼라 곱셈 (Point Scalar Multiplication; PSM)에 단지 1회의 유한체 역원 연산만 포함되어 연산성능이 향상되었다. 하드웨어 설계에 최적화를 적용하여 PA와 PD의 유한체 연산을 위한 저장 공간과 연산 단계를 약 40% 감소시켰다. BEdC를 위한 점 스칼라 곱셈기를 두 가지 유형으로 설계했으며, Type-I은 257-b×257-b 이진 곱셈기 1개를 사용하고, Type-II는 32-b×32-b 이진 곱셈기 8개를 사용한다. Type-II 설계는 Type-I 구조에 비해 LUT를 65% 적게 사용하나, 240 MHz로 동작할 때 약 3.5배의 PSM 연산시간이 소요되는 것으로 평가되었다. 따라서 Type-I의 BEdC 크립토 코어는 고성능이 필요한 경우에 적합하고, Type-II 구조는 저면적이 필요한 분야에 적합하다.

• 전자공학회논문지
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• 제50권1호
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• pp.157-165
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• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 한국인터넷방송통신학회논문지
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• 제8권4호
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• pp.53-58
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• 2008

본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.

• 한국정보통신학회논문지
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• 제10권9호
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• pp.1727-1736
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• 2006

지능 시스템에서 고속으로 퍼지 데이터를 처리하기 위해서, 퍼지 제어시스템이 해결해야 할 중요한 문제점들 중의 하나는 퍼지 추론 및 비퍼지화 단계에서 수행속도를 개선하는 것이다. 이를 위해서는, 특히 후건부의 연산 및 비퍼지화 단계에서 고속 연산이 이루어져야 한다. 따라서 본 논문에서는 지능 시스템을 위한 퍼지 제어기의 속도향상을 위해 후건부 및 비 퍼지화 단계에서 [0, 1]의 실수 연산을 하지 않고, 퍼지 소속함수의 실수 값을 정수형 격자에 매핑 시켜 곱셈, 나눗셈이 필요 없는 정수형 덧셈을 고속으로 수행할 수 있는 알고리듬을 제안하고, truck backer-upper 제어 시스템에 적용하여 기존의 방법보다 매우 빠른 실시간 고속 퍼지 시스템을 보여준다. 본 논문에서 제안한 시스템은 로봇의 팔 움직임 제어 와 같은 실시간 고속 지능 시스템에 잘 활용될 수 있다.

• 한국통신학회논문지
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• 제27권7A호
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• pp.668-675
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• 2002

본 논문은 OFDM 시스템에서 발생하는 높은 PAPR의 신호가 HPA를 통과할 때 발생하는 비선형 왜곡을 보상하고, 시간에 따른 HPA의 특성변화를 짧은 시간에 모델링하는 2ι분할보간을 적용한 전치왜곡방법을 제안한다. 제안한 전치왜곡방법은 HPA의 AM/AM 특성과 AM/PM 특성으로 구성한 LUT을 이용하여 전치왜곡이득 및 위상을 구하며, HPA 변화량을 반영하여 LUT을 갱신한다. 그리고, 전치왜곡이득과 위상을 정확히 구하기 위해서 LUT의 크기를 확장하는 대신에 비트천이와 덧셈소자를 이용하여 LUT 엔트리 사이값을 구하는 2ι분할보간을 적용함으로써 LUT의 크기를 확장하는 효과를 달성하여 계산량의 증가없이 SER 성능을 향상시키며, LUT의 갱신시간을 감소시킨다. AM/AM 선형 및 AM/PM 위상 차, 성상도, 심벌에러율 (SER) 그리고 평균제곱에러 (MSE) 관점에서 실험한 결과 16-QAM일 때 LUT 크기 32, 64-QAM일 때 LUT 크기 64에서 비선형 왜곡을 효과적으로 감소시킬 수 있었고, LUT 엔트리값을 신속히 갱신할 수 있음을 확인하였다.

• 정보처리학회논문지C
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• 제15C권2호
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• pp.133-140
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• 2008

본 논문에서는 $GF(2^{163})$타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 수정된 Loez-Dahab Montgomery 알고리즘을 채택하고, $GF(2^{163})$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 높은 처리율을 위해 Lopez-Dahab 방식에 기반한 규칙적인 주소화 방식의 병렬 타원곡선 좌표 덧셈 및 배 연산 알고리즘을 유도하고 $GF(2^{163})$상의 연산을 수행하는 두 개의 워드-레벨 산술 연산기(Arithmetic Unit: AU)를 설계한다. 제안된 타원곡선 암호 프로세서는 Xilinx사의 XC4VLX80 FPGA 디바이스에 구현되었으며, 24,263개의 슬라이스를 사용하고 최대 동작주파수는 143MHz이다. 제안된 구조를 Shu 등의 하드웨어 구현과 비교했을 때 하드웨어 복잡도는 약 2배 증가 하였지만 4.8배의 속도 향상을 보인다. 따라서 제안된 타원곡선 암호 프로세서는 네트워크 프로세서와 웹 서버등과 같은 높은 처리율을 요구하는 타원곡선 암호시스템에 적합하다.

• Journal of Advanced Marine Engineering and Technology
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• 제19권1호
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• pp.60-70
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• 1995

In the field of marine transportation the energy saving is one of the most important factors for profit. In order to reduce the fuel oil consumption the ship's propulsion efficiency must be increased as much as possible. The propulsion efficiency depends upon a combination of an engine and a propeller. The propeller has better efficiency as lower rotational speed. This situation led the engine manufacturers to design the engine that has lower speed, longer stroke and a small number of cylinders. Consequently the variation of rotational torque became larger than before because of the longer delay-time in the fuel oil injection process and an increased output per cylinder. As this new trends the conventional mechanical-hydrualic governors for engine speed control have been replaced by digital speed controllers which adopted the PID control or the optimal control algorithm. But these control algorithms have not enough robustness to suppress the variation of the delay-time and the parameter pertubation. In this paper we consider the delay-time and the perturbation of engine parameters as the modeling uncetainties. Next we design the controller which has zero offset in steady state engine speed, based on the two-degree-of-freedom control theory and $\mu$-synthesis. Thd validity of the controller is investigated through the response simulation. We use a personal computer and an analog computer as the digital controller and the engine (plant) part respectively. And, we certify that the designed controller maintains its performance even though the engine parameters may vary.

• 논리연구
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• 제22권3호
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• pp.417-446
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• 2019

비트겐슈타인의 "논리-철학 논고"에서 "연산 이론"은 "논고"의 수학 철학의 핵심적 토대다. 비트겐슈타인은 연산 이론을 바탕으로 6.02에서 기수의 정의를 제시하고 있고, 6.241에서 연산 이론을 이용하여 "$2{\times}2=4$"의 증명을 제시한다. 그렇기 때문에 "논고"의 수학 철학을 정확하게 해명하기 위해서는 "논고"의 연산 이론에 대한 철저한 이해가 요구된다. 그리하여 나는 이글에서 "논고"의 수학 철학을 해명하기 위한 예비적인 작업으로서 "논고"의 연산 이론을 해명하고자 한다. 이러한 과정에서 우리는 6.241에 대한 프래스콜라의 재구성과 해석에서 그의 중요한 기여와 오류들을 확인할 수 있다. 특히 우리는 6.241에서 비트겐슈타인이 실수를 하게 된 배경과 그가 6.241에서 연산이론의 덧셈 연산을 다루었다는 것을 이해할 수 있고 이를 토대로 6.241을 올바르게 재구성할 수 있다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.51-60
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• 2005

효율적인 암호 시스템의 설계는 환경에 적합한 유한체 연산이 뒷받침되어야 한다 특히 유한체에서의 역원 연산은 다른 연산에 비해 가장 많은 수행시간을 소비하므로, 개선에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 다항식 기저를 기반으로 Extended binary god algorithm (EBGA)를 이용한 유한체 $GF(2^m)$에서의 고속 역원 알고리즘을 제안한다. 제안된 역원 알고리즘은 EBGA보다 $18.8\%$, Montgomery inverse algorithm (MIA)보다 $45.9\%$ 적은 수행횟수를 가진다. 또한 기존에 제안된 시스톨릭 어레이 구조 (Systolic array structure)는 유한체 차수 m이 증가하는 경우 많은 하드웨어 리소스가 요구된다. 따라서 스마트 카드나 모바일 폰 등과 같은 경량화와 저전력이 요구되는 환경에는 적용하기 힘들다. 본 논문에서는 경량화된 암호 시스템 환경을 바탕으로 공간복잡도가 적으면서 동기화된 연산을 수행하는 새로운 하드웨어 구조를 제시한다. 본 논문에서 제안된 하드웨어 구조는 유한체 $GF(2^m)$에서의 역원을 계산하기 위해 기존의 알고리즘보다 적은 덧셈 연산과 모듈러 감산 연산을 포함하고 있으며, 유한체 $GF(2^m)$와 GF(p)에 적용이 가능한 통합된 역원기이다.

• 대한전자공학회논문지SP
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• 제45권5호
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• pp.43-51
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• 2008

이 본문에서는 제안한 H.264/AVC 인코더의 서브 블록인 Inter prediction 블록, Intra prediction 블록, 디블로킹 필터블록, Transform & Quantization 블록에 대한 저전력 구조를 FPGA로 구현하였다. Inter/Intra prediction블록에서는 분산연산방식을 통해 가산기의 수륵 줄여 60.2%의 면적감소효과를 나타내었으며, 디블로킹 필터블록에서는 하드웨어 공유를 위한 MUX를 사용하여 덧셈연산의 수를 44.3%감소시켰다. 또한, Transform & Quantization 블록에 사용되는 곱셈연산을 CSD와 CSS방식으로 수행하여 면적을 그게 차지하는 곱셈기를 사용하지 않았다. 제안된 저전력 IP들을 사용하여 FPGA(Field Programmable Gate Array)와 ARM 프로세서 기반의 H.264/AVC 인코더를 구현하였다. Baseline Profile을 사용하였고 FPGA와 ARM프로세서가 연동하는 Platform으로 구현하였다. Platform을 사용한 H.264/AVC 인코더 구현을 통하여 제안된 각각의 저전력 IP들이 효율적으로 H.264/AVC 인코더 SoC에서 사용될 수 있음을 확인하였다.