• 한국통신학회논문지
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• 제28권12C호
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• pp.1217-1224
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• 2003

본 논문에서는 직교 주파수 분할 다중 접속 방식(Orhogonal Frequency Division Multiple Acccss) 상향 링크에서의 간섭 완화를 위한 측부엽 억제 기법을 제안한다. 제안되는 측부엽 억제 기법은 특정 사용자와 그 외 사용자간의 서로 다른 주파수 오차에 의해 발생한 다중 접속 간섭을 완화시켜준다. 이러한 측부엽 억제 기법의 성능은 평균 신호대 간섭비와 비트 오율에 의해서 평가되었다. 모의 실험 결과에 의해서 제안되는 기법이 기존의 OFDMA 시스템과 비교하여 약 5∼10dB 가량의 신호대 간섭비 이득에 의한 성능을 향상시키는 것을 확인할 수 있으며, 특히 부대역 내의 모든 부반송파의 성능을 일정한 수준으로 유지시켜 준다. 측부엽 억제기를 구현하기 위해서는 사용자별로 할당되는 부대역 크기만큼의 메모리를 가지는 실수 검색 테이블과 부대역 크기만큼의 곱셈/덧셈 연산만이 요구되기 때문에 부가적으로 발생하는 시스템의 복잡도 증가가 거의 없다.

• 전자공학회논문지T
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• 제36T권1호
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• pp.1-7
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• 1999

본 논문에서는 실시간 영상처리 시스템나 HDTV에서의 영상신호 압축 및 복원의 실시간처리를 위해 사용하는 고성능 2-D DCT 프로세서의 VLSI 구조를 최적화 정수형 여현 변환(OICT)의 고속 연산 알고리즘을 이용하여 구현하였다. OICT의 고속 연산 알고리즘의 계수는 정수값이어서 변환시 정수형 연산을 수행하게 되므로 부동소수점 연산을 수행하는 DCT에 비해 전체적으로 하드웨어의 복잡도와 속도를 향상시킬 수 있다. 제안한 VLSI 구조는 이러한 OICT의 장점을 설려 곱셈기를 입력값의 쉬프트와 덧셈기만으로 구성하여 고속연산을 수행하게 하므로써 비용과 속도를 개선할 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제2권1호
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• pp.37-42
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• 2009

디지털 신호 처리 분야에서 디지털 필터는 필수불가결한 요소이다. 디지털 필터는 이진수의 곱셈 및 덧셈을 기본으로 하는 것으로 많은 연산량을 필요로 한다. 디지털 필터 내의 곱셈기는 VLSI 기술을 이용한 디지털 필터의 설계에 있어 반도체 칩 내부의 넓은 영역을 차지하고 전력의 대부분을 소비하며, 필터의 critical path를 결정하여 필터의 성능을 결정하는 중요한 요소로서 작용 한다. 본 연구에서는 특히 디지털 필터의 복잡성(complexity)를 해소하고 critical path를 줄여 필터의 연산속도를 증가시키기 위한 방법으로 2의 보수로서 표현되는 이진수를 CSD(canonical signed digit)와 MSD(minimal signed digit)로 동시에 변환하여 표현하는 방법을 제안하였다. 제안된 방법은 VHDL로 구현하고 임의의 필터에 적용하여 필터의 critical path가 감소하는 것을 보였다.

• 전자공학회논문지
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• 제51권4호
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• pp.42-48
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• 2014

본 논문에서는, 트위스티드 연결구조를 이용한 새로운 저전압 스윙 도미노 로직 회로를 제안한다. 제안된 회로의 출력스윙 범위는 트위스티드 트랜지스터의 사이즈와 출력 캐패시턴스의 크기에 따라 조절가능하다. 제안된 회로를 적용한 리플캐리덧셈기(Ripple Carry Adder)는 도미노 CMOS로직에 비해 전력소비는 37%감소했고 전력 지연 곱(power-delay product)은 43%감소했다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.345-348
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• 1999

본 논문에서는 내장형 응용에 적합한 RISC 마이크로프로세서와 DSP 프로세서의 기능을 유기적으로 결합한 구조를 연구하고 이를 설계한다. 프로그램의 크기를 줄이기 위해 RISC 명령어는 16비트 명령어 집합을 설계하고 분기 명령어로 인한 손실을 줄이기 위해 한 개의 지연 슬롯을 갖고 있다. DSP 명령어는 32비트 길이를 갖고 한 명령어로 곱셈, 덧셈(뺄셈), 두 가지 데이터 이동을 할 수 있어서 한 사이클에 최대 네 가지 동작을 할 수 있다 파이프라인 단계는 IF, ID, EX, MA, WB/DSP의 다섯 단계로 구성된다. DSP 기능을 지원하기 위해 내부 루프 버퍼를 갖고 정수 실행부에서는 주소 발생을 위한 전용 하드웨어와 DSP 유닛에서는 곱셈 및 누적 기능을 지원하기 위한 17 × 17 비트 곱셈기가 내장된다. 제안된 구조의 설계는 Verilog-HDL을 이용하여 top-down 설계 방식으로 설계되었고 각 기능 검증을 마친 후 3.3V, 0.6㎛ CMOS triple metal single poly 공정을 이용하여 합성하고 레이아웃 하였다.

• 한국통신학회논문지
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• 제22권12호
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• pp.2714-2726
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• 1997

본 논문은 디지탈 의료 영상을 효과적으로 무손실 압축하기 위한 적용적 심볼 교환에 기반을 둔 새로운 부호화 방법을 제안한다. 제안하는 알고리즘은 먼저 원영상에 차분 규칙 또는 적용 예측기를 적용하여 차분 영상값을 구하며, 이러한 차분 영상값에 대한 개별 context를 결정한다. 다음 단계에서 context하에서 현재 부호화될 차분 영상값과 모델 템플리트상의 차분 영상값들 사이의 극성 일치를 갖는 심볼의 추정을 기반으로 한 적응적인 심볼 교환 과정을 적용하여 예측 심볼을 얻는다. 예측 심볼은 부호화 될 차분 영상값에 대해 가장 빈번하게 발생하리라고 예측되는 심볼을 가리키며, 예측 심볼이 차분 영상값과 동일할 때 부호화 효율이 높게 유지된다. 마지막 부호화 단계에서 이진 적응 산술 부호기는 특정 context가 주어진 차분 영상값의 예측 여부를 판단하는 이진 판단 트리를 사용하여 차분 영상값을 부호화 한다. 차분 영상값 예측 적중율 향상을 통하여 제안된 알고리즘의 부호화 효율은 ISO JPEG 무손실 예측기를 산술 부호기에 적용한 경우보다 약 33% 정도 높아지고, 차분 예측기 또는 적용 예측기를 산술 부호기에 적용한 경우에 비해 약 23% 정도 높아짐을 알 수 있다. 제안된 부호화 방법은 단위 구간 부분할시 곱셈 연산이 아닌 덧셈 연산을 사용하기 때문에 부호기의 복잡성이 낮고 다중 비트 공간의 영상을 이진 공간 열로 분할하지 않고 바로 다중 비트 의료 영상을 부호기에 적용 할 수 있기 때문에 의료 PACS의 영상 압축부에서 사용될 수 있다.

• 대한전자공학회논문지SP
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• 제44권2호
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• pp.74-81
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• 2007

이 논문에서는 H.264의 효율적인 움직임 추정을 위한 새로운 SAD(Sum of Absolute Differences) 프로세서의 구조를 제안하였다. SAD 프로세서는 전영역 탐색기법의 움직임 추정이나 고속 탐색기법의 움직임 추정에서 모두 사용되는 중요한 블록이다. 제안된 구조는 SAD 계산기 블록, combinator 블록, 최소값 계산기 블록의 3개의 블록으로 구성된다. 제안된 구조는 덧셈연산을 분산 연산(Distributed Arithmetic)을 사용하여 계산함으로써 구조를 단순화시켰다. 제안 구조를 HDL(Hardware Description Language)을 사용하여 실험한 결과 기존의 구조와 비교하여 39%의 게이트 카운트 감소효과를 보였다. 또한 FPGA를 사용하여 검증한 결과도 32%의 게이트 카운트 감소효과를 보였다. 따라서 제안된 움직임 추정용 SAD 프로세서는 칩의 면적이 중요한 변수인 H.264 칩에서 널리 사용될 수 있는 구조가 될 것이다.

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1267-1275
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• 2017

NIST 표준에 정의된 이진체(binary field) 상의 233-비트 타원곡선을 지원하는 타원곡선 암호(elliptic curve cryptography; ECC) 프로세서를 설계하였다. 타원곡선 암호 시스템의 핵심 연산인 스칼라 점 곱셈을 수정형 Montgomery ladder 알고리듬을 이용하여 구현함으로써 단순 전력분석에 강인하도록 하였다. 점 덧셈과 점 두배 연산은 아핀(affine) 좌표계를 기반으로 유한체 $GF(2^{233})$ 상의 곱셈, 제곱, 나눗셈으로 구현하였으며, shift-and-add 방식의 곱셈기와 확장 유클리드 알고리듬을 이용한 나눗셈기를 적용함으로써 저면적으로 구현하였다. 설계된 ECC 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 49,271 GE로 구현되었고, 최대 345 MHz의 동작 주파수를 갖는다. 스칼라 점 곱셈에 490,699 클록 사이클이 소요되며, 최대 동작 주파수에서 1.4 msec의 시간이 소요된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 추계학술대회 논문집 학회본부 D
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• pp.781-783
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• 2000

1bit full adder have 3 input (including carry_in) and 2 outputs(Sum and Carry_out). Because of 1 bit full adder's propagation delay. We usually use 4-bit binary full adder with fast carry, 74LS283. The 74LS283 is positive logic circuit chip. But the logic function of binary adder is symmetrical, so it can be possible to use it not only positive logic but also the negative logic. This thesis use symmetrical property. such as $C_{i+1}(\bar{a_i}\bar{b_i}\bar{c_i})=C_{i+1}{\bar}(a_i,\;b_i,\;c_i)$ and $S_i(\bar{a_i}\bar{b_i}\bar{c_i})=\bar{S_i}(a_i,\;b_i,\;c_i)$. And prove this property with logic operation. Using these property, the 74LS283 adder is possile as the negation logic circuit. It's very useful to use the chip in negative logic. because many system chip is negative logic circuit. for example when we have negative logic chip with 74LS283. we don't need any not gate for 74LS283 input, and just use output of adder(74LS283) as the negation of original output.

• 전자공학회논문지CI
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• 제43권2호
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• pp.52-62
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• 2006

지능 기스템에 사용되는 퍼지 데이터를 고속으로 처리하기 위한 퍼지 제어시스템의 중요한 문제점들 중의 하나는 퍼지 추론 및 비퍼지화 단계에서의 수행속도의 개선이다. 특히 후건부의 계산 및 비퍼지화 단계에서의 고속 연산이 더욱 더 중요하다. 따라서 본 논문에서는 지능 시스템을 위한 퍼지 제어기의 속도향상을 위해 후건부 및 비퍼지화 단계에서 [0,1]의 실수 연산을 하지 않고, 퍼지 소속함수의 값을 정수형 격자 $(400{\times}30)$에 매핑시켜 고속의 정수 덧셈 연산만으로 수행할 수 있는 알고리듬 및 비퍼지화 단계에서 곱셈이 필요 없는 새로운 알고리듬을 제안하고, truck backer-upper 제어시스템에 적용하여 기존의 방법보다 매우 빠른 실시간 고속 퍼지 시스템을 보여준다. 본 논문에서 제안한 시스템은 로봇의 팔 움직임 제어와 같은 실시간 고속 지능 시스템에 잘 활용될 수 있다.