• 대한전자공학회논문지SP
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• 제42권6호
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• pp.111-120
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• 2005

본 논문에서는 실시간 색역 사상을 위한 3차원 룩업 테이블을 좀더 효과적으로 구현하기 위한 하드웨어 구조를 제시하였다. 기존의 해상도 절감 3차원 룩업 테이블에 대해서 기술하고 하드웨어의 구조를 간소화시킨 해상도 절감 3차원 차분 룩업 테이블의 개념을 소개한다. 새로 제안하는 3차원 차분 룩업 테이블의 경우 기존의 방법과 같이 3차원 룩업 테이블을 8개의 1차원 룩업 테이블로 분해하여 구성하며 색역 사상 규칙은 현재 입력 영상 값과 색역 사상된 출력 값과의 차분 값만을 저장시키고 삼차원 보간 이후에 최종적으로 덧셈기를 추가함으로써 구성한다. 이를 통하여 필요로 하는 하드웨어의 양을 더욱 감축시킬 수 있으며 기존의 방법에 비해서 좀 더 고속으로 구현이 가능하다. 새로 제안된 하드웨어 구조는 FPGA나 ASIC으로 쉽게 구성이 가능하며 실시간 화질 개선의 용도로 쉽게 적용이 가능하다.

• 한국통신학회논문지
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• 제31권10C호
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• pp.973-980
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• 2006

이제까지 국소 최적 검파를 다룬 연구들에서는 대부분 관측을 독립이라 두었다. 독립 관측 모형에서 얻은 검파기는 의존성 잡음 성분이 있는 현대 고속 통신 시스템에서 성능이 쾌 떨어질 수 있다. 이 논문의 1부에서는 곱셈 꼴 잡음과 일차 마르코프 덧셈꼴 잡음이 일어나는 환경에서 알려진 약한 신호를 검파할 때 알맞은 검정 통계량을 자세히 살펴본다. 이어, 2부에서는 여러 검파기의 점근 성능과 유한 표본 크기 성능을 얻고 서로 견주어 보며, 성능을 가장 좋게 하려면 간섭끼리의 의존성을 생각하여 검파기를 꾸며야 함을 보인다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.252-265
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• 2000

본 논문에서는 3차원 그래픽의 처리 과정 중 부동 소수점 연산이 많은 소요되는 geometry 프로세싱 처리 방법과 계산량을 단계별로 분석하였다. 그리고, 그래픽 프로세싱의 수행 특성을 추출하여, 이에 맞는 기능 유닛을 설계하고, 데이터 처리 방안과 제안하는 geometry 프로세서의 구조를 설명한 다음, 성능을 분석하였다. 제안하는 geometry 프로세서는 부동 소수점 덧셈, 곱셈, 나눗셈 연산을 동시에 수행 가능하며, geometry 프로세싱 전 단계를 수행하는데 23.5%의 성능 향상이 있었다. 그리고, 나눗셈/제곱근 연산을 위해서 면적대 성능비가 우수한 SRT 나눗셈 연산기를 추가하여 곱셈 연산기를 이용하는 연산기보다 약 23%의 성능 향상을 이루었다.

• 대한전자공학회논문지SD
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• 제42권10호
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• pp.55-64
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• 2005

본 논문에서는 실시간 3D 가속을 효과적으로 하기 위해 기하학 처리 과정에 적합한 부동 소수점 연산기를 설계하였다. 설계한 부동 소수점 연산기는 IEEE-754 단정도 형식을 지원하도록 하여 기하학 처리에 적합하게 하였고 설계한 부동 소수점 연산기는 Xilinx-Vertex2에서 부동소수점 덧셈/곱셈기는 100 MHz, 부동소수점 NR 역수 계산기는 120 MHz, 부동 소수점 멱승기는 200 MHz, 부동 소수점 역 제곱근 연산기는 120 MHz의 동작 주파수를 각각 확인 하였다. 또한 설계된 부동소수점 연산기를 이용해 실제 기하학 프로세서를 구현하여 실제 3B 데이터 처리를 확인하였다.

• 한국통신학회논문지
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• 제26권8A호
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• pp.1348-1357
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• 2001

본 논문에서는 DAB 시스템에서 사용하는 FEC(Forward Error Correction) 블록을 하드웨어 크기를 고려하여 효율적인 구조를 갖도록 설계하였다. DAB 시스템의 FEC 블록은 크게 스크램블러(에너지분산), 리드-솔로몬 코더, 길쌈 인터리버로 구성된다. RS 디코더 블록 중 키 방정식을 계산해 내는 블록과 길쌈 인터리버가 차지하는 하드웨어 비중은 굉장히 크다. 본 논문에서는 스크램블러 부분에서 데이터의 시작을 알려주는 신호의 효율적인 검출기법을 제안하고, 리드-솔로몬 디코더 블록의 수정 유클리드 알고리즘을 효율적인 하드웨어로 구현하기 위한 새로운 구조와 길쌈 인터리버에서 최적의 메모리 구조를 효과적인 구조를 제안한다. 제안한 구조에서는 단지 8개의 GF 곱셈기와 4개의 덧셈기만을 가지고 RS 디코더의 수정 유클리드 알고리즘을 구현하였으며, 2 RAM(128)과 4 RAM(256)을 가지고 컨벌루셔널 인터리버를 구현하였다. 제안한 구조로 설계했을 경우 디코더 블록이 Altera-FPGA 칩(FLEX10K)에 모두 들어갈 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1089-1092
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• 1998

Conventional floating-point adders have one data-path that is used for all operations. This paper describes a floatingpoint adder eeveloped for low power consumption, which has three data-paths one of which is selected according to the exponent difference. The first is applied to the case that the absolute exponent difference (AED) of two operands is less than 1, and the second is for 1

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.255-258
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• 2000

본 논문에서는 효율적인 면적의 저전력 FIR 필터를 제안한다. 제안된 필터는 6 비트 8 탭의 구조를 갖는PRML(Partial-Response Maximum Likelihood) 디스크드라이브 read channel용 FIR 필터이다 제안된 구조는 병렬연산 구조를 채택하고 있으며 네 단의 파이프라인 구조를 가지고 있다. 곱셈을 위하여 부스 알고리즘이 사용되며 압축기를 이용하여 덧셈을 수행한다. 저전력을 위해 CMOS 패스 트랜지스터를 사용하였으며 면적을 줄이기 위해 single-rail 로직을 사용하였다 제안된 구조를 0.65㎛ CMOS 공정을 이용하여 설계하였으며1.88 × 1.38㎟의 면적을 차지하였고 HSPICE 시뮬레이션 결과 3.3V의 공급전압에서 100㎒로 동작시 120㎽의 전력을 소모한다. 제안된 구조는 기존의 구조들에 비해 약 11%의 전력이 감소했으며 약 33%의 면적이 감소하였다.

• 한국정보전자통신기술학회논문지
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• 제7권3호
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• pp.121-125
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• 2014

DSP 시스템에서 널리 사용되는 힐버트 변환에서 곱셈 연산은 반드시 필요한 요소이며 변환에 사용되는 계수의 차수가 높아질수록 하드웨어는 복잡하고 많은 양의 게이트를 필요로 한다. 본 연구에서는 힐버트 변환에 사용되는 곱셈연산에 MAG 알고리즘이 적용된 쉬프트와 덧셈을 사용한 곱셈블록을 구현하여 하드웨어의 복잡도를 줄일 수 있다.

• 전자공학회논문지C
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• 제34C권11호
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• pp.47-55
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• 1997

In general, processing flow of the conventional floating-point multiplication consists of either multiplication, addition, normalization, and rounding stage of the conventional floating-point multiplier requries a high speed adder for increment, increasing the overall execution time and occuping a large amount of chip area. A floating-point multiplier performing addition and IEEE rounding in parallel is designed by using the carry select addder used in the addition stage and optimizing the operational flow based on the charcteristics of floating point multiplication operation. A hardware model for the floating point multiplier is proposed and its operational model is algebraically analyzed in this paper. The proposed floating point multiplier does not require and additional execution time nor any high spped adder for rounding operation. Thus, performance improvement and cost-effective design can be achieved by this suggested approach.

• 한국CDE학회논문집
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• 제7권4호
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• pp.269-279
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• 2002

Geometric shape morphing is an interesting geometric operation that interpolates two geometric shapes to generate in-betweens. It is well known that Minkowski operations can be used to test and build collision-free motion paths and to modify shapes in digital image processing. In this paper, we present a new geometric modeling technique to control the morphing on geometric shapes based on Minkowski sum. The basic idea develops from the linear interpolation on two geometric shapes where the traditional algebraic sum is replaced by Minkowski sum. We extend this scheme into a Bezier-like control structure with multiple control shapes, which enables the interactive control over the intermediate shapes during the morphing sequence as in the traditional CAGD curve/surface editing. Moreover, we apply the theory of blossoming to our control structure, whereby our control structure becomes even more flexible and general. In this paper, we present mathematical models of control structure, their properties, and computational issues with examples.