• Proceedings of the Korea Air Pollution Research Association Conference
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• 2006.10a
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• pp.219-220
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• 2006

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.47 no.1
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• pp.30-40
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• 2010

The hard disk is one of the most frequently used storage in IPTV sep-top box. It has large storage capacity and provides fast I/O speed compared to its price whereas it causes high power consumption due to mechanical characteristics of spindle motor. In order to play streaming data in the set-top box, spindle motor of hard disk keeps active mode and it causes high power consumption. In this paper, We propose an offset-buffering and multi-mode spin-down method to reduce power consumption for streaming data playback. The offset-buffering inspects the user's viewing pattern and performs buffering based on the analysis of viewing pattern. So, it can maintain the status of spindle motor as idle mode for long time. Besides, it can reduce power consumption by spinning down according to offset-buffer size. The experimental result shows that proposed offset-buffering and multi mode spin-down method is about 28.3% and 12.5% lower than the full-Buffering method in terms of the power consumption and spin-down frequency, respectively.

• Proceedings of the Korea Air Pollution Research Association Conference
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• 2003.05b
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• pp.97-98
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• 2003

나노/서브마이크론 크기의 입자는 최근 유해 입자상 물질 제거 및 오염 제어나 물질 제조 등의 분야에서 관심이 높아지고 있다. 보통 환경 입자상 물질로 불리는 0.1~l $\mu\textrm{m}$ 범위의 서브마이크론 입자는 자동차, 공장, 발전소, 소각로 등의 연소 과정에서 발생되어 상당량이 대기로 배출되는데, 인체에 유입되면 호흡기 장애나 암을 유발하는 등의 나쁜 영향을 미친다. 특히, 관성력과 확산력에 의한 영향이 적고 하전 입자의 전기적인 이동도도 낮기 때문에 집진장치나 공기청정장치에서 집진효율이 가장 낮은 크기 범위이다. (중략)

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.1145-1148
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• 1999

본 논문은 다중마스터 시스템의 버스 공유를 큐잉이론으로 모델링하여 정량화하고 이를 바탕으로 최적화 된 실시간 시스템을 설계하는 방법을 제안하였으며 그 결과를 실측 실험을 통해서 검증하였다. 다중마스터 모드와 슬레이브 모드를 지원하는 마스터를 이용한 다중 마스터 시스템에서 버스의 공유로 인한 지연과 각 작업의 대기 시간은 각각에 대한 모델링을 통해 정량화 할 수 있으며 이를 통하여 최적화된 시스템을 구성할 수 있게 된다. 본 논문의 실험에서는 VMEbus 상에서 3개의 마스터와 그에 종속된 4개의 슬레이브 시스템을 구성하여 각 마스터들의 버스 요구율과 서비스 시간에 따라 버스를 점유하기 위해 기다리는 시간을 정량적으로 분석하였으며 이를 통하여 개선된 시스템은 각 작업의 버스 상에서의 대기 시간을 최소화하고 효과적으로 버스를 공유하므로써 작업 시간 오차와 오류 발생을 최소화 할 수 있음을 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.724-726
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• 2009

본 논문에서는 하드디스크 탑재 시스템에서의 동영상 재생시 DRAM과 플래시 메모리를 버퍼로 사용하여, 하드디스크를 가능한 오래 저전력 모드로 동작시켜 하드디스크가 소비하는 에너지를 줄일 수 있는 방법에 대해 제안하고 모델링한다. 기존의 시스템에서는 동영상 플레이어의 요청이 있을 때마다 하드디스크에서 데이터를 제공하였기 때문에 하드디스크에서의 에너지 소모가 많았다. 모델링에서 사용한 방법은 동영상 플레이어가 데이터를 요청하기전에 데이터를 DRAM과 플래시 메모리에 선반입하여 하드디스크를 대기모드로 진입시키고, 요청된 데이터를 플래시 메모리에서 처리하는 방법이다. 모델링 결과 제안한 방법은 버퍼를 사용하지 않은 경우와 비교하여 에너지 감소율이 월등한 것으로 나타났다.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.11a
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• pp.749-751
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• 2022

본 논문은 코로나19로 인해 가정에서 생활하는 시간이 길어진 현재 스마트 IoT시스템을 기반으로 각종 환경에 따라 자동으로 창문을 여닫는 "지능제어기를 활용한 스마트 창문"(이하 "윈도우 플러스")을 제안한다. 본 논문이 제안하는 주요한 특징은 다음과 같다. 첫째, 여러 가지 센서와 모터, 라즈베리파이를 이용하여 센서 입력 값에 따라 창문 개폐를 결정한다. 둘째, 안드로이드 어플리케이션과 윈도우 플러스-휴대폰 간 블루투스 통신을 이용하여 창문에 입력되는 대기 환경 수치를 실시간으로 표시한다. 셋째, 실내모드와 실외모드를 구분지어 설정할 수 있으며, 이는 사용자로 하여금 실내 대기 상태를 최적으로 만들 수 있도록 한다. 넷째, 창문의 개폐 여부를 telegram을 통해 사용자가 알 수 있도록 하며, 실내 환경의 보안성을 제공하고. 채팅을 통해 원격제어를 한다. 제안하는 시스템은 기존 수동방식의 창문으로부터 사용자의 편의성을 증가시키고, 자동 환기를 통해 코로나19의 전파를 방지하는데 도움을 줄 수 있는 "윈도우 플러스"의 개발을 목표로 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06d
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• pp.378-380
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• 2012

본 논문은 사용하지 않는 공간에서 낭비되는 전기 에너지량을 감소시키기 위한 사용자 위치기반의 대기전력 제어시스템을 설계 및 구현한다. 사용자의 위치파악을 위해 주거시설의 해당 영역을 3개의 구역으로 분리하고 각 구역에 2개의 PIR센서를 설치하여 입 출입 현황 및 재실인원을 점검하며, 재실여부와 가전제품의 대기모드 여부에 따라 ZigBee 무선통신을 이용해 전력센서를 차단 혹은 해제한다. 또한, 시스템을 검증하기 위해 전력센서로 수집한 전력량을 대기전력의 차단과 해제로 비교하여 에너지 절감률을 분석한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1753-1756
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• 2005

센서 네트워크 환경에서 센서 노드에게 가장 큰 이슈는 저전력이다. 이러한 센서 노드에서 저전력화를 제공하는 것은 하드웨어 뿐만 아니라 소프트웨어에서도 중요하다. 유휴 시간에 마이크로 컨트롤러가 활성 상태로 대기 하는 대신 마이크로 컨트롤러가 제공하는 파워 슬립 모드를 이용하여 모든 주변 장치의 전원을 차단함으로서 저전력을 실현할 수 있다. 그러나 빈번한 슬립 모드 진입은 오히려 더 많은 전력을 소비하기 때문에 슬립 모드로 들어가는 시기와 나오는 시기를 적절하게 제어 하는 것은 쉬운 일이 아니다. 그러므로 본 논문에서는 타이머 인터럽트를 활용하여 슬립 모드 제어 정책을 포함하는 컴포넌트 기반의 멀티 스레드 지원 센서 OS를 구현하였다. 코드 크기의 최적화로 성능 향상을 꾀하였으며, 이로서 전력 소비도 줄일 수 있다. 또한, 컴포넌트 기반의 구조는 다양한 하드웨어를 쉽게 지원할 수 있으며, 응용 분야에 따라 다양한 어플리케이션을 쉽게 제작할 수 있도록 설계하였다.

• Journal of IKEEE
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• v.12 no.4
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• pp.211-216
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• 2008

This paper proposes an 8${\times}$8 bit parallel multiplier using MOS current-mode logic (MCML) circuit for low power consumption. The proposed circuit has a structure of low-power MOS current-mode logic circuit with sleep-transistor to reduce the leakage current. The sleep-transistor is used to PMOS transistor to minimize the leakage current. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/50. The designed multiplier is achieved to reduce the power consumption by 10.5% and the power-delay-product by 11.6% compared with the conventional MOS current-model logic circuit. This circuit is designed with Samsung 0.35 ${\mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.11
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• pp.9-16
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• 2005

This paper proposes a programmable PLL (phase locked loop) based clock generator supporting a wide-range-frequency input and output for high performance and low power SoC with multiple clock frequencies domains. The propose system reduces the locking time and obtains a wide range operation frequency by using a dual-charge pumps scheme. For low power operation of a chip, the locking processing circuits of the proposed PLL doesn't be working in the standby mode but the locking data are retained by the DAC. Also, a tracking ADC is designed for the fast relocking operation after stand-by mode exit. The programmable output frequency selection's circuit are designed for supporting a optimized DFS operation according to job tasks. The proposed PLL-based clock system has a relock time range of $0.85{\mu}sec{\sim}1.3{\mu}sec$($24\~26$cycle) with 2.3V power supply, which is fabricated on $0.35{\mu}m$ CMOS Process. At power-down mode, PLL power saves more than $95\%$ of locking mode. Also, the PLL using programmable divider has a wide locking range ($81MHz\~556MHz$) for various clock domains on a multiple IPs system.