• 전기전자학회논문지
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• 제1권1호
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• pp.111-119
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• 1997

본 논문에서는 최근의 디지탈논리시스템의 함수구성시에 도입되고 있는 그래프이론에 바탕을 둔 결정도로부터 새로운 형태의 데이터구조 형태인 에지값 결정도를 추출하는 알고리즘의 한가지 방법을 제안하였다. 그리고 이를 기초로 임의의 m치 n변수의 축약된 함수구성을 도출하는 방법에 대해 논의하였다. 제안한 다치논리함수구성방법은 도식적이며 규칙적이고 정규성을 내포하고 있다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1999년도 춘계학술대회 발표논문집
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• pp.53-57
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• 1999

본 논문에서는 입출력간의 연관관계가 트리구조로 표현되는 DTG(Directed tree graph)에 의한 고속병렬다치논리회로를 설계하는 알고리즘과 DTG의 각 절점에 코드를 할당하는 알고리즘을 제안한다. 임의의 절점을 갖는 DTG에 대하여 본 논문에서는 절점들이 매개변수에 의하여 표현될 때 양의 정수로 표현되도록 논리레벨 P를 할당하고 각 레벨에 각기 다른 잉여절점을 추가하여 회로를 설계한다. 또한, 절점들의 입출력 관계를 단지 하나의 매개변수 m$_{i}$를 이용하여 전달행렬 A를 구하기 때문에 더 빠르고 간단하게 회로를 설계할 수 있다. 본 논문에서 제안한 알고리즘은 Nakajima 등에 의해 제안된 알고리즘으로는 설계가 가능하지 않았던 임의의 절점을 가지는 DTG에 대해서도 회로를 설계할 수 있는 장점이 있다. 또한, 자연수 내에서 선형성, 정규성, 및 가시적인 장점을 가지며 절점수의 감소를 통한 처리속도의 향상, 회로 구성의 간략화 및 비용절감등의 장점등이 있다.

• 전기전자학회논문지
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• 제8권1호
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• pp.33-38
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• 2004

다치 논리 패스 게이트는 다치 논리를 구성하기 위한 중요한 소자이다. 본 논문에서는, 뉴런 $MOS({\nu}MOS)$ 임계 게이트를 갖는 2중 패스-트랜지스터 논리를 이용하여 4치 MIN(QMIN)/negated MIN(QNMIN) 게이트 그리고 4치 MAX(QMAX)/negated MAX(QNMAX) 게이트를 설계하였다. DPL은 입력 캐패시턴스의 증가 없이 게이트 속도를 향상 시켰다. 또한 대칭 배열과 2중 전송 특성을 갖는다. 임계 게이트는 ${\nu}MOS$ 다운 리터럴 회로(DLC)로 구성 된다. 제안된 게이트는 다양한 다치 임계 전압을 실현할 수 있다. 본 논문에서, 회로는 3V의 전원 전압을 사용하였고 0.35um N-Well 2-poly 4-metal CMOS 공정의 파라메터를 사용하였으며 모든 모의 실험은 HSPICE를 이용하였다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1995년도 추계종합학술발표회 논문집
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• pp.1091-1094
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• 1995

• 전기전자학회논문지
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• 제7권2호
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• pp.135-143
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• 2003

본 논문에서는 다치논리(Multiple-Valued Logic : MVL)를 위한 데이터 변환기의 설계방법에 대해서 논의한다. 3.3 v의 단일 전원의 4 디지트의 CMOS 아날로그 4치 변환기(Analog to Quaternary Converter : AQC)와 4치 아날로그 변환기(Quaternary to Analog Converter)를 뉴런모스를 사용한 다운리터럴회로(Down-Literal Circuit : DLC)를 사용하여 설계하였다. 뉴런모스 다운리터럴회로는 제안된 AQC와 QAQ가 4개의 전압 레벨값을 출력과 입력으로 사용하게 하며, 소자의 다중 문턱전압 특성을 갖게한다. 제안된 AQC -QAC 회로는 구조면에서 전전력 소모의 특성을 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.723-726
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• 2005

GALS (Globally Asynchronous Locally Synchronous) 시스템 기반의 SoC 설계에 필수적인 DI (Delay Insensitive) 데이터 전송방식 중 기존의 전압 모드 기반 설계 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. 이로 인한 전력 소모와 설계 복잡성을 줄이기 위해 N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 전류 모드 다치 논리 회로 기반 설계 방식이 연구되었다. 그러나, static 전력의 비중이 커 데이터 전송 속도가 낮을수록 전력 소모 측면에서 취약하고, 휴지 모드에서도 상당량의 전력을 소비한다. 본 논문에서는 이러한 문제점을 해결할 수 있는 전류 모드 기반 인코더와 디코더 회로를 제안하고, 이에 따른 새로운 전류 인코딩 기법을 설명한다. 마지막으로 기존의 전압 모드 및 전류 모드 방식과 delay, 전력 소비 측면에서 비교 데이터를 제시한다.

• 한국정보과학회 언어공학연구회:학술대회논문집(한글 및 한국어 정보처리)
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• 한국정보과학회언어공학연구회 1989년도 한글날기념 학술대회 발표논문집
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• pp.236-239
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• 1989

뜻이 느낌만으로 충분한가를 살펴본다. 느낌이 보거나 들을 수 없다는 특성을 감안하여 보거나 들을 수 있는 또 다른 언어로 표현된 것에 의하여 고찰하는 것이 더 정확하다고 보아서 변역에 의하여 고찰하는 방법을 택한다. 한 표현p에 대한 느낌을 인지자i의 주관적인 작용에 따라 다르다는 것은 분명하나 그 다름을 식별하는 어려움이 있어서 변역에 의한다. 성급히 보편적인 뜻이 없다고는 못하나 실제로는 합의된 뜻이 사용된다. 합의는 절대적이지 않아서 절대적인 분식성과 개연성의 이분법을 받아들이지 않는다. 또 이러한 관점에서 양상논리의 삼분법보다는 다치논리가 더 엄밀하다고 본다. 그래서 함의된 뜻에서의 합의는 이분법이나 삼분법에 의한 합의가 아닌 확률적인 정도에 의존한다.

• 대한전자공학회논문지
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• 제18권1호
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• pp.25-34
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• 1981

부울 미분의 개념을 응용하여, Allen-Givone implementation oriented algebra에 의한 다치 논리 회로내의 결함을 해석했다. 회로내의 모든 라인을 그 성질에 따라 다섯 가지 유형으로 분류하였으며 각 유형별로 완전한 테스트 세트를 표현하는 식을 유도하고 증명했다. 이들 식의 실제 응용예의 결과는 진리표와의 비교에 따라 옳음이 확인되었다.

• 정보처리학회논문지A
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• 제14A권4호
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• pp.203-208
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• 2007

본 논문에서는 CMOS 다치 논리회로를 이용하여 $64{\times}64$ 비트 Modified Booth 곱셈기를 설계하였다. 설계한 곱셈기는 Radix-4 알고리즘을 이용하여 전류모드 CMOS 4치 논리회로로 구현하였다. 이 곱셈기는 트랜지스터 수를 기존의 전압모드 2진 논리 곱셈기에 비해 64.4% 감소하였으며, 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 설계하였다. 설계한 회로는 2.5V의 공급전압과 단위전류 $5{\mu}A$를 사용하여, $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 2진 논리 곱셈기는 $7.5{\times}9.4mm^2$의 점유면적에 9.8ns의 최대 전달지연시간과 45.2mW의 평균 전력소모 특성을 갖는 반면, 설계한 곱셈기는 $5.2{\times}7.8mm^2$의 점유면적에 11.9ns의 최대 전달지연시간과 49.7mW의 평균 전력소모 특성으로 점유면적이 42.5% 감소하였다.

• 한국항행학회논문지
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• 제16권1호
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• pp.62-69
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• 2012

다중제어 Toffoli(multiple-control Toffoli, MCT) 게이트는 원시 게이트에 의존적인 양자 기술을 필요로 하는 매크로 레벨 다치(multiple-valued) 게이트이며, Galois Field sum-of-product(GFSOP)형 양자논리 함수의 합성에 사용되어 왔다. 가역 논리는 저전력 회로 설계를 위한 양자계산(quantum computing, QC)에서 매우 중요하다. 본 논문은 먼저 GF4 가역 승산기를 제안한 후 GF4 승산기 기반의 quaternary MCT 게이트 실현을 제안하였다. MCT 게이트 실현을 위한 비교에서 제안한 MCT 게이트가 다중제어 입력이 증가할수록 종전의 작은 MCT 게이트 합성 방법보다 원시 게이트 수와 게이트 지연을 상당량 줄일 수 있음을 보였다.