• 전자공학회논문지C
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• 제36C권6호
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• pp.27-36
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• 1999

본 논문에서는 입출력간의 연관관계가 트리구조로 표현되는 DTG에 의한 고속병렬다치논리회로를 설계하는 알고리즘을 제안하였다. 본 논문에서는 Nakajima 등에 의해 제안된 알고리즘의 문제점을 도출한 후, 최적화된 분할연산회로설계를 위하여 트리구조에 기초를 둔 수학적인 해석의 개념을 소개한다. 본 논문에서 제안한 알고리즘은 Nakajima 등에 의해 제안된 알고리즘으로는 설계가 가능하지 않았던 임의의 절점을 갖는 DTG에 대해서도 회로를 설계할 수 있다는 장점이 있다. Nakajima 등에 의해 제안된 알고리즘과 본 논문에서 제한한 알고리즘을 회로설계의 관점에서 비교하여 본 논문의 알고리즘이 모든 경우의 DTG에서 보다 최적화 설계를 할 수 있음을 증명하였다. 그리고 예제를 통해 본 논문에서 제안한 알고리즘의 유용성을 증명해 보였다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.36-42
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• 2002

본 논문에서는 유한체 GF($P^m$)상에서 모든 항의 계수가 이 아닌 두 다항식의 승산 알고리즘을 제시하였다. 제시된 승산 알고리즘을 이용하여 모듈 구조의 병렬 입-출력 승산기를 구성하였다. 제시된 승산기는 $(m+1)^2$개의 동일한 셀로 구성되었으며, 각각의 셀은 1개의 mod(p) 가산 게이트와 1개의 mod(p) 승산 게이트로 구성되었다. 본 논문에서 제시된 승산기는 클럭이 필요하지 않고 m개의 mod(p) 가산 게이트 지연시간과 1개의 mod(p) 승산 게이트 소자 지연시간만을 필요로 한다. 또한, 제시된 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 VLSI 회로 실현에 적합할 것이다.

• 한국통신학회논문지
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• 제12권6호
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• pp.580-598
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• 1987

本 論文은 Galois Field를 利用하여 順序多値論理回路를 實現하는 하나의 방법을 제시하였다. 먼저 Taylor급수를 有限體上에서 成立하는 多項式에 對應하도록 전개시켜 多値組合論理回路의 固有行列을 산출하고 이 行列을 근거로 順序多値論理回路를 設計하였다. 本 論文은 組合回路를 構成하는 基本 개념을 順序論理回路에도 적용될 수 있도록 擴張한 것이다. 本 論文에서는 우선 組合論理回路의 構成理論을 擴張하여 單一入力 單一出力인 경우의 順序多値論理函數構成理論을 提示한 후 이를 擴張하여 單一入力 多出力인 경우의 順序多置論理函數構成理論을 提示하였다. 또한 이를 더욱 擴張하여 單一變數는 물론 多變數 多出力인 경우까지 提示하였다. 이때 多出力인 경우는 回路가 상호 獨立的이므로 Partition 개념에 의하여 처리하였다. 이 방법에 依하여 順序多値論理回路를 設計하면 종래의 多項式전개에 必要한 방대한 계산과정을 줄일 수 있었다. 또한 行列연산에 의하여 계산하므로 아무리 복잡한 論理函數라 하더라도 Computer Program처리가 가능하였다.

• 전기전자학회논문지
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• 제8권2호
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• pp.172-180
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• 2004

본 논문에서는 다치 논리회로를 구현하는 방식 중 전압 모드 방식에서 $neuron(\nu)MOS$ Down-literal circuit(DLC)의 다중 문턱전압 성질을 이용하여 유한체 $GF(3^m)$상에서 모든 항의 계수가 존재하는 기약 다항식에 대한 승산 알고리즘(AOTP)을 적용한 병렬 입-출력 모듈 구조의 승산기의 회로를 제안하였다. 3치 입력 신호가 인가되는 승산기는 뉴런모스 DLC를 이용하여 모듈화되고, 모듈에서 변환된 3치 입력 신호를 Pass 게이트를 통해서 선택하는 방식으로 승산 및 가산 게이트를 구현하였다. 설계된 승산기의 회로들은 +3V의 단일 공급 전원에서 $0.35{\mu}m$ N-well double-poly four-metal CMOS 공정의 모델 파라미터를 사용하여 모의실험이 수행되었다. 모의실험 결과를 통하여 승산기는 샘플링 레이트가 3MHz, 소비전력은 $4{\mu}W$, 출력은 ${\pm}0.1V$이내의 전압레벨을 유지하는 것을 알 수 있다.