• Proceedings of the KIEE Conference
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• 1999.07e
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• pp.1997-2000
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• 1999

본 연구에서 제시하는 기공세라믹(Porous Ceramic)에 의한 누설전류 측정법은 기공 사이즈가 일정한 Open Pore Cell내에서 도전성 물질 및 이온화된 물질이 기공 사이에 침투되었을 때 외부에서 전계를 가하므로 써 이들 이온화 된 물질이 chain처럼 배열되어 전기적 병렬회로를 구성시켜 미세한 누설전류를 흐르게 한다. 이 누설전류법에 의한 도전성분 검출을 여러 환경 배출가스에 대한 모의실험을 실시한 결과 기공세라믹인 센서 자체의 누설전류는 가스 온도 150 ($^{\circ}C$) 이상에서 급격한 변화를 보이고 200($^{\circ}C$)에서 센서 자체의 전류치와 가스를 주입하였을 때의 전류치와는 상당한 격차를 두고 변화됨을 알 수 있었다. 그리고 공장연돌이나 자동차 배기관에서 방출되는 가스 중 HC, CO, NO, $CO_2$, $SO_2$, $N_2$ 등에 대한 센서 특성이 각각 달리 나타남을 알 수 있었다.

• Journal of the Korean Society for Railway
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• v.12 no.1
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• pp.161-166
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• 2009

DC feeding system is mainly floating but rail potential and leakage current are due to long parallelism between rails and ground, namely rail resistance and rail to ground conductance. Rail potential causes electric shock to human and rail leakage current causes electrolytic corrosion to nearby the buried metals. Therefore the design technologies to reduce, protect and monitor these effects are important in recent DC feeding system. Rail potential and leakage current are analysed based on propagation theory that is utilized. Monitoring and controlling rail leakage current is proposed in order to maintain rail resistance and rail to ground conductance.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.151-151
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• 2008

바이폴러 트랜지스터(이하 BJT)의 고온 콜렉터-베이스 역전압 수명시험을 실시하였고, 수영시험 전후의 특성평가를 통해 BJT의 고장모드를 분석하였다. 시험조건은 주위온도 $150^{\circ}C$에서 콜렉터-베이스 정격 역전압의 80%를 인가한 상태에서 실시하였으며, 시료수는 57개이고 최종 목표 시험시간은 2,000시간이다. 중간측정을 통해 BJT의 특성열화를 관찰하였으며, 1,500시간 경과 후 1개 시료에서 제품규격을 벗어나는 데이터가 측정되었다. 해당 시료를 분석한 결과 콜렉터-베이스 누설전류 및 전류이득($\beta$)이 증가하였고, 저주파에서의 junction capacitance 가 정상품 대비 크게 관찰되었다. 측정결과를 통해 누설전류 증가 및 이득이 증가한 원인을 추정하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.49 no.8
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• pp.10-15
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• 2012

This letter proposes a low-leakage SRAM using power-gating and voltage-level control. The power-gating scheme significantly reduces leakage power by shutting off the power supply to blank memory cell blocks. The voltage-level control scheme saves leakage power by raising the ground line voltage of SRAM cells and word line decoders in data-stored memory cell blocks. A $4K{\times}8bit$ SRAM chip was fabricated using a 1.2V $0.13{\mu}m$ CMOS process. The leakage powers are $1.23{\sim}9.87{\mu}W$ and $1.23{\sim}3.01{\mu}W$ for 0~100% memory usage in active and sleep modes, respectively. During the sleep mode, the proposed SRAM consumes 12.5~30.5% leakage power compared to the conventional SRAM.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.15 no.3
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• pp.67-73
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• 2001

This paper resents a developed measuring device of resistive leakage current and a fundamental discussion of deterioration diagnosis for Zinc Oxide(ZnO) arrester blocks. We have developed the leakage current detection device for ageing test and durability evaluation for ZnO arrester blocks. The resistive leakage current can be used as an indicator to discriminate whether the ZnO arrester blocks is in good state or in bad. The resistive leakage current measuring system with the compensation circuit was designed and fabricated. The sauce tests for ZnO arrester blocks were investigated by observing the resistive leakage current together with fast Fourier transform analysis. The proposed monitoring systems for the resistive leakage current can effectively be used to investigate the electrophysical properties of ZnO arrester blocks in laboratory and to develop the techniques of forecasting the deterioration of ZnO arresters in electric power systems.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.24 no.6
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• pp.138-146
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• 2010

DC railway power supply system generally uses the running rails as negative-polarity return conductor for traction load current, and the induced rail potential and stay current cause serious problems to any electrified matter in the underground and also safety problems to human body. This paper presents a new algorithm for the analysis of the rail potential and the stray current in DC railway power system operated under independent/parallel power feeding mode. The effect of load current fluctuation during train operation is also calculated by using TPS(Train Performance Simulation) program to analysis the variation of the railway potential and stray current along railway track. Simulation program is developed based on the proposed algorithm and case studies are provided.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.114-114
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• 2010

최근 고용량의 디커플링 캐패시터를 기판에 내장하여 고주파 발생의 원인인 배선길이와 실장 면적을 획기적으로 줄이는 임베디드 디커플링 캐패시터에 대한 연구가 활발히 진행되고 있다. 하지만 기존의 공정들은 높은 공정온도와 같은 공정상의 한계를 가지고 있어 상온 저 진공 분위기에서 세라믹 분말을 기판에 고속 분사시켜 기공과 균열이 거의 없는 치밀한 나노구조의 세라믹 제작이 가능한 후막코팅기술인 Aerosol Deposition Method (ADM)에 착목하였으며, 이 ADM을 박막공정으로 응용하여 $BaTiO_3$ 박막을 제작하고 고용량의 디커플링 캐패시터 제작을 실현하고자 한다. 하지만, Cu 기판 상에 성막 된 $0.5\;{\mu}m$이하의 $BaTiO_3$ 박막에서는 $BaTiO_3$ 분말 내에 존재하는 평균입자 보다 큰 입자와 응집분말로 인해 발생하는 pore, crater, not-fully-crushed particles와 같은 거시적인 결함들에서의 전류 통전과 울퉁불퉁한 $BaTiO_3$ 박막과 기판 사이의 계면에서의 전계의 집중에 의한 전류의 증가로 인하여 큰 누설전류 발생하는 문제에 봉착하였다. 이러한 문제를 해결하기 위하여 제시된 효과적인 방법으로 Stainless steel 기판과 같이 표면경도가 높은 기판을 사용하는 것이며, 이를 통해 $0.2\;{\mu}m$의 두께까지 유전 $BaTiO_3$ 박막을 성막 할 수 있었으며, 치밀한 표면 미세구조와 줄어든 $BaTiO_3$ 박막과 기판 사이의 계면의 거칠기를 확인하였다. 하지만, $BaTiO_3$ 박막 내에 발생하는 누설전류의 근본원인을 확인하기 위해서는 누설전류에 대한 미시적인 접근이 더욱 요구된다. 이에 본 연구에서는 누설전류 발생원인의 미시적 접근을 위해 두께에 따른 $BaTiO_3$ 박막의 누설전류 전도기구에 대한 조사하였으며, 이를 통해 $BaTiO_3$ 박막내 발생하는 누설전류의 원인은 $BaTiO_3$막 내에서 donor로서 역할을 하는 oxygen vacancy와 불균일한 전계의 집중으로 인한 전자의 tunneling 현상임을 확인할 수 있었다. 또한, Nano-indenter와 Conductive atomic force microscopic를 이용한 정밀 측정을 통해 표면경도의 중요성을 재확인하였으며 $BaTiO_3$ 박막의 두께가 $0.2\;{\mu}m$이하로 더욱 얇아지게 되면 입자간 결합 문제 또한 ADM을 박막화 하는데 있어 중요한 요소임을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.2
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• pp.1-1
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• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• The Journal of Information Technology
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• v.7 no.2
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• pp.69-76
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• 2004

This paper presents the results of spectral analysis about waveforms and leakage current waveforms on contaminated silicon insulators under various environment conditions.(salt fog, clean fog, rain). The larger the leakage current during 200ms, the higher the power spectrum at 60Hz. If contaminated insulators suffers from high salt density fog, the leakage current occurs with high crest value intermittently, results in the low spectrum. Analysis of leakage current data showed that this electrical activity was characterized by transient arcing behavior contaminants are deposited on the insulator surface during salt fog tests. This provides a path for the leakage current to flow along the surface of the insulator. It is important to have an indication of the pollution accumulation in order to evaluate the test performance of a particular insulator. If the drop in surface resistivity is severe enough, then the leakage current may escalate into service interrupting flashover that degrade power quality.

• Proceedings of the KIEE Conference
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• 2009.04a
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• pp.172-173
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• 2009

최근의 가정용 전기 설비의 경우 다양화, 첨단화 되면서 과거에는 예상치 못했던 재해들이 발생하여 기존의 설비에 영향을 주는 경우가 생겨난다. 특히 누전 차단기의 경우 고조파, 대지 정전용량 등에 의하여 오동작 요소로 작용하고 있으며, 이를 해결하기 위한 방법으로 저항성 누설 전류에 대한 분석이 필요하며 이를 위하여 전압 위상과 전류 위상, 누설 전류 위상을 검출하여 비교함으로써 순수 저항성 누설 전류와 용량성 누설전류에 대한 분석을 검출 모니터링하여 비전문가 집단인 수용가 특히 가정에서 보다 안전한 전기사용과 관리에 활용 하고자한다.