• ETRI Journal
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• 제8권3호
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• pp.15-23
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• 1986

ISL(Integrated Schottky Logic)의 고집적화를 위하여 종래의 p-n 접합 격리 방법 대신에 산화막으로 격리시킨 2마이크론의 최소 설계치수를 갖는 소자를 설계, 제작하여 특성을 분석하였다. 접합 형성을 위한 불순물은 이온 주입법을 이용하여 고속소자가 필연적으로 갖추어야 하는 얕은 접합으로 형성을 시켰으며, 출력단의 쇼트키 다이오드는 백금 실리 사이드를 이용하였다. 링 발진기의 특성에서 최소 전달지연 시간은 한 게이트당 5.7ns의 속도 특성과 논리 진폭은 360mV의 현격한 특성을 나타내었다 .

• 융합신호처리학회논문지
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• 제8권4호
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• pp.285-292
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• 2007

SoC는 소프트웨어와 하드웨어가 통합 설계되는 시스템 수준 설계 플랫폼이며 상위 수준 합성은 SoC 설계방법론의 중요한 과정이다. 최근 SPARK라 불리는 병렬 상위 수준 합성 툴이 개발되었다. SPARK는 C코드를 입력받아 코드 이동과 다양한 변형 기술을 이용해서 스케줄하고 최종적으로 합성 가능한 RTL VHDL를 생성한다. 기본 적인 디지털 신호 및 영상처리 알고리즘은 반복 순환문으로 표현되며, 합성을 동해 SPARK는 다양한 루프 변형 알고리즘을 적용한다. 그러나 이 기법에 의한 합성 결과는 디자이너가 수동으로 직접 설계한 최적구현과 비교했을 때 성능 면에서 만족할 만한 결과를 생성하지 못한다. 본 논문에서는 전용 프로그램 논리소자를 가지는 새로운 SoC 플랫폼을 제안하고, C로 기술된 행위 수준 반복 순환문을 2차원 시스톨릭 어레이로 매핑하는 과정을 기술한다. 최종적으로 유도된 시스톨릭 어레이는 제안된 SoC 플랫폼 상의 전용 프로그램 논리소자 상에 구현된다.

• 세라미스트
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• 제4권1호
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• pp.5-13
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• 2001

차세대 ULSI 소자의 다층금속배선을 위한 저유전 물질중에서, 기존의 절연막인 TEOS-$SiO_2$ 증착 장비 및 공정을 최대한 이용할 수 있으며, 물성 또한 TEOS oxide와 유사하다는 점에서 적용 시점을 앞당길 수 있는 SiOF 박막과 SiOC 박막의 특성에 대해 고찰해 보았다. 1세대 저유전 물질이라 할 수 있는 SiOF는 후속공정에도 안정적인 상태의 박막을 얻기 위해서는 3.0이하의 유전상수를 얻는 것이 불가능한 반면, SiOC는 3.0 이하의 유전상수를 가지는 안정적인 박막을 얻을 수 있다. SiOC 물질은 저밀도의 단일물질로서, 물질 내부에 후속공정에 영향을 미칠만한 기공을 포함하지 않기 때문에 후속 CMP 공정에 적합하였으며, $450^{\circ}C$이하의 열 공정에서도 응력변화 및 박막성분 탈착이 거의 일어나지 않는 점 또한 SiOC 박막의 우수한 후속공정 적합성을 보여주는 결과였다. 이러한 결과를 종합하여 볼 때, 현재 사용되고 있는 1세대 저유전 물질인 SiOF 박막을 대체할 차세대 저유전 물질로 SiOC 물질이 유망하며, 이는 3.0 이하의 유전상수를 요구하는 Gb DRAM 소자나 보다 빠른 동작속도가 생명인 논리회로(logic circuit) 소자에 적용될 경우 큰 소자특성 개선이 기대된다.

• 대한전자공학회논문지
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• 제26권1호
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• pp.62-68
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• 1989

본 논문에서는 아날로그/디지탈 회로 구성시 입출력부는 바이폴라 소자로 내부의 논리회로 부분은 CMOS 소자로 높은 내압을 요구하는 부분에는 DMOS 소자를 이용할 수 있는, BCDMOS 공정 기술개발을 하고자 하였다. BCDMOS 제작 공정은 폴리게이트 p-well CMOS 공정을 기본으로 하였고, 소자설계의 기본개념은 공정흐름을 복잡하지 않게 하면서 바이폴라, CMOS, DMOS 소자 각각의 특성을 좋게하는데 두었다. 실험결과로서 바이폴라 npn 트랜지스터의 $h_{FE}$ 특성은 320(Ib-$10{\mu}A$)정도이며, CMOS 소자에서는 n-채자에서는 항복전압이 115V이상의 특성을 얻을 수 있었다.

• 한국통신학회논문지
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• 제14권3호
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• pp.189-196
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• 1989

본 논문에서는 BICMOS 게이트 어레이 시스템 구성시 내부의 논리회로 부분은 CMOS 소자로 입출력부는 바이폴라 소자를 이용할 수 있는 공정과 소자 개발을 하고자 하였다. BICMOS게이트 어레이 공정은 폴리게이트 p-well CMOS 공정을 기본으로 하였고, 소자설계의 기본개념은 공정흐름을 복잡하지 않게 하면서 바이폴라, CMOS 소자 각각의 특성을 좋게 하는데 두었다. 시험결과로서, npn1 트랜지스터의 hFE 특성은 120(Ic=1mA) 정도이고, CMOS 소자에서는 n-채널과 p-채널이 각각 1.25um, 1.35um 까지는 short channel effect 현상이 나타나지 않았고, 41stage ring oscillator의 게이트당 delay 시간은 0.8ns이었다.

• 대한전자공학회논문지
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• 제17권6호
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• pp.93-98
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• 1980

본 논문에서는 conservative 논리회로의 종적접적에 관한 고리를 밝히고 임dml의 3 -3논리회로를 최소한의 소자를 종속하여 실현시키는 문제를 취급하였다. 다만 제 5, 15, 21, 24 및 제29의 5종의 기본유형을 선택하여 이들 중 2개만을 종속함으로써 31종의 전기본유형을 실현시켰다. 본 논문의 함성방향에 있어서는 입출력선의 교우를 허용하였는데 그 상한은 3으로 족하였으며, 합성결과를 표로 요약정리하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.46-46
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• 2018

메모리 소자의 수요가 데스크톱 컴퓨터의 정체와 모바일 기기의 폭발적인 증가로 NAND flash 메모리의 고집적화로 이어져서 3차원 집적 기술의 고도화가 중요한 요소가 되고 있다. 1 mm 정도의 얇은 웨이퍼 상에 만들어지는 메모리 소자는 실제 두께는 몇 마이크로미터 되지 않는다. 수직방향으로 여러 장의 웨이퍼를 연결하면 폭 방향으로 이미 거의 한계에 도달해있는 크기 축소(shrinking) 기술에 의지 하지 않고서도 메모리 소자의 용량을 증대 시킬 수 있다. CPU, AP등의 논리 연산 소자의 경우에는 발열 문제로 3D stacking 기술의 구현이 쉽지 않지만 메모리 소자의 경우에는 저 전력화를 통해서 실용화가 시작되었다. 스마트폰, 휴대용 보조 저장 매체(USB memory, SSD)등에 수 십 GB의 용량이 보편적인 현재, FEOL, BEOL 기술을 모두 가지고 있는 국내의 반도체 소자 업체들은 자연스럽게 TSV 기술과 이에 필요한 장비의 개발에 관심을 가지게 되었다. 특히 이 중 TSV용 스퍼터링 장치는 transistor의 main contact 공정에 전 세계 시장의 90% 이상을 점유하고 있는 글로벌 업체의 경우에도 완전히 만족스러운 장비를 공급하지는 못하고 있는 상태여서 연구 개발의 적절한 시기이다. 기본 개념은 일반적인 마그네트론 스퍼터링이 중성 입자를 타겟 표면에서 발생시키는데 이를 다시 추가적인 전력 공급으로 전자 - 중성 충돌로 인한 이온화 과정을 추가하고 여기서 발생된 타겟 이온들을 웨이퍼의 표면에 최대한 수직 방향으로 입사시키려는 노력이 핵심이다. 본 발표에서는 고전력 이온화 스퍼터링 시스템의 자기장 해석, 냉각 효율 해석, 멀티 모듈 회전 자석 음극에 대한 동역학적 분석 결과를 발표한다. 그림1에는 이중 회전 모듈에 대한 다물체 동역학 해석을 Adams s/w package로 해석하기 위하여 작성한 모델이고 그림2는 180도 회전한 서브 모듈의 위상이 음극 냉각에 미치는 효과를 CFD-ACE+로 유동 해석한 결과를 나타내고 있다.

• 한국광학회:학술대회논문집
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• 한국광학회 1991년도 광학 및 양자전자학 워크샵
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• pp.129-134
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• 1991

반도체 물질들은 일반적으로 흡수 끝 (absorption edge) 근처에서 비선형 광학 계수가 이례적으로 크고, 그 반응 속도가 빠른 특성을 갖고 있다. 본 논문에서는 반도체와 반도체 미세구조에 있어서의 비선형 광학적 특성 및 초고속 논리 광소자로서의 응용을 고찰하였다.

• 한국콘텐츠학회논문지
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• 제5권4호
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• pp.180-187
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• 2005

본 논문에서는 IT분야에서 가장 기본적인 교과목중의 하나인 '디지털 논리회로'를 온라인상에서 효과적으로 교육할 수 있는 콘텐츠를 개발하였다. 교과목의 특성상 '디지털 논리회로'에서 다루는 학습 내용은 실험적 성격이 강하기 때문에 각 단원에 대한 가장 효과적인 실습을 선정하고 이를 바탕으로 콘텐츠를 개발하였다. 또한 강의 내용에는 산업현장의 요구를 반영하여 ORCAD의 사용법과 디지털 시계를 제작과정을 넣어 종합적인 응용능력을 배양하도록 하였으며, Falsh를 이용하여 가상 실험실을 제작하여 가상의 회로를 설계하고 동작시켜볼 수 있도록 하였다. 제작된 가상실험실은 사실적인 그래픽을 사용하여 현장감을 높였을 뿐만 아니라 회로도와 동일한 핀 배치를 가지면서도 가상의 브레드 보드에 삽입할 수 있는 새로운 소자의 모델을 개발하여 학습효과를 높였다.

• 한국컴퓨터정보학회논문지
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• 제4권4호
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• pp.15-24
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• 1999

본 논문에서는 시간제약 조건하에서 수행시간을 개선한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후. 출력 에지의 수가 2이상인 노드를 분할하지 않고 최상위 노드만을 복제(replication)하여 DAG를 팬 아웃 프리 트리로 재구성함으로써 지연시간과 CLB의 개수가 최소화되며 수행 시간도 개선하였다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고, 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TMCPLD에 비해 수행 시간이 20.3% 감소되었다.