• 대한전자공학회논문지SD
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• 제46권1호
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• pp.107-116
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• 2009

QCA는 현재 초고집적 저전력 디지털 시스템 구현 기술의 왕좌를 차지하고 있는 CMOS의 자리를 상속받을 가장 장래성 있는 차세대 나노 전자 소자 중 하나이다. QCA 셀의 하드웨어 기본 동작은 이미 1990년대 후반에 실험을 통하여 증명되었다. 또한 회로를 설계할 수 있는 전용설계 도구와 시뮬레이터도 개발되었다. 그러나 기존의 QCA 설계 기술은 초대규모 설계에 대한 준비가 부족하다. 본 논문은 기존의 대규모 CMOS 설계에서 사용되었던 검증 방법들과 도구를 QCA 설계에서 그대로 활용할 수 있는 새로운 접근 방법을 제시한다. 첫째로 셀 배치를 미리 정의된 구조에서 벗어나지 않도록 엄격하게 제한함으로써 항상 일관성 있는 디지털 동작을 보장하는 설계 규칙을 제안한다. 다음, QCA 설계의 게이트 및 상호연결 구조를 인식한 후 다수결 게이트의 입력 경로 균형과 잡음 증폭 방지 등을 포함하는 신호 충실도 보장 조건을 검사한다. 마지막으로 디지털 논리를 추출하여 OpenAccess 공통 데이터베이스로 저장하면 이미 CMOS 설계에서 사용되고 있는 풍부한 검증 툴과 연결되어 그들을 사용할 수 있게 된다. 제안된 방식을 검증하기 위해 2-비트 가산기 및 비트-직렬 가산기, 그리고 ALU 비트 슬라이스를 설계하였다. 디지털 논리를 추출하여 Verilog 넷 리스트를 생성시킨 후 상업용 소프트웨어로 시뮬레이션 하였다.

• 공학교육연구
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• 제6권2호
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• pp.22-29
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• 2003

하드웨어 설계 교육의 궁극적인 목표는 학생들로 하여금 시스템 설계능력을 갖추도록 배양하는 데에 있다. 그러나 상당수의 기존 교과과정은 설계 자체보다는 개별적인 빌딩 블록의 내부동작 원리의 이해를 중심으로 운영되는 것이 현실이다. 따라서, 학생들의 학습동기 유발에 실패할 뿐만 아니라 정작 현장에서 필요로 하는 시스템적 관점에서의 설계를 충분히 경험하지 못하는 것이 문제점으로 지적된다. 이러한 문제점들을 극복하기 위한 대안으로, 과목의 초기 도입부에 추상화의 수준을 높여서 시스템의 전체 설계를 조망할 수 있도록 하고, 점차로 추상화의 단계를 낮추어서 결국 소자의 동작 원리를 탐구하는데 이르도록 강의의 순서를 역전시킬 필요성이 있다. 본 논문에서는 하드웨어 설계의 입문 과목인 논리설계 교과목을 대상으로 하여, 시스템 수준의 설계표현 및 검증방식을 먼저 소개하고 소자에 대한 세부지식은 후반부에 소개하는 새로운 교육방식을 제안하고 이의 타당성을 검증하기 위해 교내의 동아리를 활용한 비정규 교육과정에 이를 도입한 사례를 소개한다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.224-234
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• 2000

본 논문에서는 시간제약 조건하에서 순차회로를 위한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 앙웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 게산하여 CPLD를 구성하고 있는 CLV의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었고, TMCPLD에 비해 수행 시간이 감소되었다.

• 조명전기설비학회논문지
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• 제16권1호
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• pp.13-19
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• 2002

새로운 방전 AND gate를 가지는 플라즈마 디스플레이 패널이 제안되었고 이를 검증하기 위한 구동 회로 시스템이 개발되었다. 그리고 방전 AND gate의 동작이 검증되었다. 방전 AND gate는 8$\mu\textrm{s}$의 동작속도와 20V의 동작마진을 가지고 동작하였으며 인근 주사라인의 방전을 정확히 제어할 수 있다는 것을 알았다. 이 방식은 직류 방전을 사용함으로 종래의 방전 AND gate에 비해 손쉽게 방전을 제어할 수가 있다. 더구나 AND gate의 입력방전과 출력방전이 분리되어 동작하기 때문에 디스플레이 방전이 AND gate를 통과하는 것을 방지할 수 있다. 그러므로 대화면 플라즈마 디스플레이에의 적용이 가능하고 주사방전이 화질에 영향을 주지 않으므로 명암비의 저하가 일어나지 않는다.

• 조명전기설비학회논문지
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• 제18권5호
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• pp.74-82
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• 2004

본 논문은 엘리베이터용 표면부착형 영구자석형 동기전동기의 속도제어를 기술하였다. 엘리베이터 전동기는 컴팩트하고 슬립형이 되어야 한다. 제안된 기법은 속도 및 토크제어를 위해 벡터제어 알고리즘을 사용하였으며, 속도제어기와 전류제어기에 windup 현상을 방지하기 위해 Anti-windup 기법을 적용하였다. 이 시스템은 컴팩트하고 저렴하게 설계하기 위하여 고속 32비트 DSP(TMS320C31-50), 고직접 논리소자 FPGA(EPF10K10TI144-3)로 수행되었다. 제안된 기법은 기계실 없는 엘리베이터용 3상 13.3[kW] 표면부착형 동기전동기로 시뮬레이션 및 실험을 통하여 결과를 확인하였다.

• 전자공학회논문지CI
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• 제43권4호
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• pp.23-30
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• 2006

본 논문은 $LiNbO_3$ 광스위칭 소자를 이용한 광컴퓨터 시스템인 SPOC(Stored Program Optical Computer)의 제어 동작의 문제점을 개선한 회로를 설계하고 검증한다. SPOC의 메모리는 DLM(Delay Line Memory) 구조이고, 오퍼런드가 필요 없는 명령어도 메모리 접근 과정을 수행하기 때문에 메모리 접근에 많은 시간이 소요되는 문제점이 있다. 또한 원하는 연산만을 선택하여 수행할 수 없기 때문에 산술논리장치에서 불필요한 연산이 많이 수행된다. 따라서 본 논문에서는 오퍼런드를 찾기 전에 미리 명령어를 해독함으로써 오퍼런드가 필요 없는 명령어의 메모리 접근을 제거하도록 회로를 개선한다. 또한 산술논리장치내의 모든 연산회로에 오퍼런드를 보내지 않고 특정 연산회로에만 오퍼런드를 보냄으로써 불필요한 연산을 줄인다. 그리고 DIR(Dual Instruction Register) 구조를 제시하여 전체 프로그램의 실행시간을 최소화한다.

• 한국통신학회논문지
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• 제27권7C호
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• pp.712-722
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• 2002

광코드분할 다중접속을 위한 새로운 광복호기를 연구했다. 기존의 광부호기와 복호기는 단순하다는 장점은 가지나 복호화 과정에서 발생되는 sidelobe 세기에 의해 접속할 수 있는 사용자 수가 제한된다. 따라서 기존의 연구에서는 sidelobe와 상호상관 신호들의 중첩을 최소화시키는 코드를 만들어 시스템 성능을 개선시키려고 했다. 그러나 지금까지는 획기적인 새로운 방법론이 제시되지 못하고 있는 실정이다. 그러므로 sidelobe나 상호상관 세기를 최소화하거나 소거시킬 수 있는 새로운 광부호기 또는 복호기 연구의 필요성이 요구되고 있다. 본 논문에서는 1$\times$2 또는 1$\times$3커플러와 광 thyristor를 이용한 AND게이트 논리소자(AGLE)를 설계하였고, K(가중치)개의 AGLE로 구성된 새로운 광복호기를 창출하였다. 광 thyristor의 동작원리는 중첩된 광신호만 통과시키고, 중첩되지 않은 펄스들은 소거시킨다. 이러한 개념은 hard-limiter와 같은 동작을 행하는 것이다. 그러므로 이러한 구조를 가진 새로운 광복호기를 시스템에 적용하여 모의실험을 통해 결과를 분석하였다. 사용자 두 명에 대해, 기존의 제시된 결과에서 나타나는 sidelobe와 상호상관 세기가 완전히 소거시킬 수 있음을 보였다.

• 한국정보통신학회논문지
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• 제11권11호
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• pp.2032-2038
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• 2007

시스템 전반을 제어하는 임베디드 콘트롤러는 임베디드 시스템에서 가장 중요한 부분이다. 최근에는 임베디드 콘트롤러에 SoC가 ASIC보다 많이 사용하려고 하지만 긴 재발 기간, 높은 가격으로 중 소형시스템의 적용부분에는 문제가 많다. 그래서 많은 회사들이 아직은 임베디드 프로세서와 기술을 이용하고 있다. 고해상도 잉크젯 마킹 시스템은 임베디드 콘트롤러를 가지는 프린팅 시스템으로 산업 현장의 많은 부분에 사용되고 있다. 그러나 인쇄 품질, 마킹 에러, 시스템 에러 등의 문제를 가지고 있다. 본 연구에서는 인쇄품질의 문제를 해결하기 위하여 IP를 설계 구현하였고, 시뮬레이션을 통하여 논리소자의 총 개수 및 타이밍에 대한 비교 분석하였다. 분석 결과 출력 신호들이 기준시간을 만족함을 알 수 있었으며, 구현한 IP를 고해상도 잉크젯 마킹시스템에 적용한 결과 양질의 출력 메세지를 얻을 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제22권1호
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• pp.1-6
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• 2022

본 논문에는 저전력 AES(Advanced Encryption Standard) 암호시스템을 구현하기 위한 합성체 기반의 경량 S-Box 구조 설계를 제안한다. 제안한 방법에서는 GF(((2²)²)²) 상에서 사용면적 및 처리속도의 개선을 위해서 x², λ, 그리고 GF((2²)²) 등 3개의 모듈을 1개의 모듈로 통합한 단순 구조로 설계한다. 설계된 AES S-Box는 Verilog-HDL를 기반으로 하여 구조적 모델링을 하였으며, Xilinx ISE 14.7툴 상에서 Spartan 3s1500l FPGA 소자를 타켓으로 하여 논리합성을 수행하였다. 논리적인 동작을 검증을 위한 시뮬레이션은 Modelsim 10.3 툴을 이용하였으며, 시뮬레이션 결과를 통하여 설계된 S-Box가 정확히 동작함을 확인하였다.

• 한국통신학회논문지
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• 제29권8C호
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• pp.1210-1217
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• 2004

LILI-II 스트림 암호는 NESSIE 후보로 제안된 바 있는 LILI-128의 성능개선 알고리듬이다. 이 알고리듬은 클럭 조절형 스트림 암호방식이며, 구조적으로 동기식 논리회로 구현시 속도가 저하되는 단점이 있다. 본 논문에서는 이 문제를 보완하고자 4-비트 병렬 LFSR을 제안하였으며, 각 레지스터 비트는 4개의 서로 다른 귀환 또는 이동 경로를 갖게 된다. 그리고 ALTERA 사의 Max+plus II 툴과 FPGA 소자(EPF10K20RC240-3)를 선정하여 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며. 최신 Lucent ASIC 소자 기술(LV160C, 0.13$\mu\textrm{m}$ CMOS ＆ 1.5v technology)로 설계시 지연시간이 1.8㎱ 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다. 마지막으로 LILI-II 암호를 병렬 구현시 속도가 4, 8, 또는 16 Gbps (m=8. 16 또는 32)로 고속화 가능함을 제시하였다.