• Proceedings of the Korean Information Science Society Conference
• /
• 2007.10b
• /
• pp.296-301
• /
• 2007

본 논문은 낸드 플래쉬 디바이스의 고질적인 문제인 마운트 지연시간을 바이트 접근성을 가지는 비휘발성 저장소자를 이용하여 해결하는 기법을 다룬다. 낸드 플래쉬 디바이스를 사용하기 위해서는, 마운트시에 낸드 플래쉬 디바이스의 전 영역에 걸쳐 분산되어 저장되어 있는 메타 데이터를 스캔하여, 해당 파일 시스템 파티션의 사용-구성정보 자료를 주기억장치에 생성해야 한다. 이러한 과정은 대용량 낸드 플래쉬 디바이스를 사용하는 경우 매우 긴 시간을 필요로 하게 되어 실제 환경에서는 낸드 플래쉬 디바이스를 채용하기가 어렵다. 본 논문에서는 차세대 비휘발성 저장장치의 바이트 단위의 접근 가능성을 활용한다. 낸드 플래쉬 디바이스 마운트시에 생성되는 최종 자료구조를 직접 NVRAM에 저장함으로써 낸드 플래실 디바이스의 메타 데이터를 스캔 하는 절차를 완전히 제거하였다. 즉, 낸드 플래처 디바이스의 마운트에 필요한 메타 데이터의 In-memory Data Structure를 NVRAM상에 저장하여 두면 이 후 NVRAM상에는 그 정보가 계속 유지되어 있기 때문에 낸드 플래쉬 디바이스의 마운트 동작은 단순히 Memory Pointer Mapping 정도의 간단하고 빠른 동작만으로도 충분하다. 본 논문에서는 비휘발성 메모리 소자가 블록 디바이스와 메모리 영역에 동시에 사상되어 있는 융합 파일 시스템을 성공적으로 개발하였다. 마운트 시간의 측정결과 효율적인 기존의 낸드 플래쉬 파일 시스템인 YAFFS에 비해 파티션의 크기나 파티션내 File의 개수에 관계없이 그 값이 매우 작고 고정적인 수치를 갖는다는 것을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2012.02a
• /
• pp.348-348
• /
• 2012

CTF 메모리 소자는 높은 집적도와 낮은 구동전압과 CMOS 공정을 그대로 사용할 수 있고 비례 축소가 용이하다는 장점을 가지기 때문에 많은 연구가 진행되고 있다. CTF 메모리의 게이트 크기가 30 nm 이하로 작아짐에 따라 메모리 셀 간의 간섭이 매우 크게 증가하는 문제점이 있다. 이 문제점을 해결하기 위해 낸드 플래쉬 메모리 소자에서 셀 간 간섭 현상에 대한 많은 연구가 진행되고 있다. 본 연구에서는 $TaN-Al_2O_3-SiN-SiO_2-Si$ (TANOS) 플래쉬 메모리 소자에서 recess field의 모양에 따른 전기적 특성을 시뮬레이션 하였다. Recess field는 각 전하 트랩 층의 word 라인 방향에 존재하며 셀 간 간섭 효과를 줄이고 메모리 소자의 coupling ratio를 증가시키는 효과를 가지고 있다. TANOS 메모리 소자의 게이트 크기를 25 nm 에서 40 nm 로 변화하면서 round 타입의 recess field와 angular 타입의 recess field 에 대한 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 이용하여 시뮬레이션 하였다. Recess field를 가지지 않은 TANOS 메모리의 셀 간 간섭 효과는 게이트의 크기가 40 nm에서 25 nm 줄어들 때 많이 증가한다. 시뮬레이션된 결과에서 recess field의 모양에 상관없이 깊이가 늘어남에 따라 셀 간 간섭효과가 감소하였다. Recess field 의 깊이가 커짐에 따라 surrounding area가 늘어나 coupling ratio 가 증가하였다. Recess field 의 깊이가 증가함에 따라 프로그램 동작 시 트랩 층에 트랩 되는 전하의 수가 증가하고 recess field가 Si 기판의 표면에 가까이 위치할수록 coupling ratio, 드레인 전류 및 동작속도가 증가하였다. Recess field의 모양에 달리 하였을 때는 round 타입의 recess field를 가진 플래쉬 메모리 디바이스가 angular 타입의 recess field를 가진 소자와 비교하여 채널 표면의 잉여 전계가 감소하여 subthreshold leakage current 감소하였다. 본 연구의 시뮬레이션 결과는 수십 나노 스케일의 CTF 낸드 플래쉬 메모리 전기적 특성을 이해하는데 도움을 줄 것이다.

• KIPS Transactions on Computer and Communication Systems
• /
• v.5 no.1
• /
• pp.1-6
• /
• 2016

This paper focuses on algorithm innovation of NAND Flash Memory for enhancing cell lifetime. During flash memory read/write/erase, the voltage of a specific cell should be a valid voltage level. If not, we cannot read the data correctly. This type of interference/disturbance tends to be serious when program and erase operation will go on. This is because FN tunneling results in tunnel oxide damage due to increased trap site on repetitive high biased state. In order to resolve this problem, we make the cell degradation by reducing the amount of stress in terms of erase cell, resulting in minimizing the cell disturbance on erase verify.

• Journal of the Microelectronics and Packaging Society
• /
• v.24 no.3
• /
• pp.47-52
• /
• 2017

This research scrutinizes the data retention characteristics of the MLC NAND Flash Memory instigated by the loss effect of trapped charge when the memory is in the state of program saturation. It is attributed to the threshold voltage saturation phenomenon which engenders an interruption to the linear increase of the voltage in the memory cell. This phenomenon is occasioned by the outflow of the trapped charge from the floating gate to the control gate, which has been programmed by the ISPP (Incremental Step Pulse Programming), via Inter-Poly Dielectric (IPD). This study stipulates the significant degradation of thermal retention characteristics of threshold voltage in the saturation region in contrast to the ones in the linear region. Thus the current study evaluates the data retention characteristics of voltage after the program with a repeated reading test in various measurement conditions. The loss effect of trapped charge is found in the IPD layer located between the floating gate and the control gate especially in the nitride layer of the IPD. After the thermal stress, the trapped charge is de-trapped and displays the impediment of the characteristic of reliability. To increase the threshold saturation voltage in the NAND Flash Memory, the storage ability of the charge in the floating gate must be enhanced with a well-thought-out designing of the module in the IPD layer.

• Journal of the Microelectronics and Packaging Society
• /
• v.24 no.3
• /
• pp.7-11
• /
• 2017

In this paper, we have studied the characteristics of NAND Flash memory in SONOS Poly-Si Thin Film Transistor (Poly-Si TFT) device. Source/drain junctions(S/D) of cells were not implanted and selective transistors were located in the end of cells. We found the optimum conditions of process by means of the estimation for the doping concentration of channel and source/drain of selective transistor. As the doping concentration was increased, the channel current was increased and the characteristic of erase was improved. It was believed that the improvement of erase characteristic was probably due to the higher channel potential induced by GIDL current at the abrupt junction. In the condition of process optimum, program windows of threshold voltages were about 2.5V after writing and erasing. In addition, it was obtained that the swing value of poly Si TFT and the reliability by bake were enhanced by increasing process temperature of tunnel oxide.

• Journal of KIISE:Software and Applications
• /
• v.37 no.11
• /
• pp.851-858
• /
• 2010

Most mobile devices use a NAND flash memory as their secondary memory. A compressed code of the firmware is stored in the NAND flash memory of mobile devices in order to reduce the size and the loading time of the firmware from the NAND flash memory to a main memory. In order to use a demand paging properly, a compressed code should be decompressed very quickly. The thesis introduces a new dictionary based compression algorithm for the fast decompression. The introduced compression algorithm uses a different method with the current LZ method by storing the "exclusive or" value of the two instructions when the instruction for compression is not equal to the referenced instruction. Therefore, the thesis introduces a new compression format that minimizes the bit operation in order to improve the speed of decompression. The experimental results show that the decoding time is reduced up to 5 times and the compression ratio is improved up to 4% compared to the zlib. Moreover, the proposed compression method with the fast decoding time leads to 10-20% speed up of booting time compared to the booting time of the uncompressed method.