• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
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• pp.296-301
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• 2007

본 논문은 낸드 플래쉬 디바이스의 고질적인 문제인 마운트 지연시간을 바이트 접근성을 가지는 비휘발성 저장소자를 이용하여 해결하는 기법을 다룬다. 낸드 플래쉬 디바이스를 사용하기 위해서는, 마운트시에 낸드 플래쉬 디바이스의 전 영역에 걸쳐 분산되어 저장되어 있는 메타 데이터를 스캔하여, 해당 파일 시스템 파티션의 사용-구성정보 자료를 주기억장치에 생성해야 한다. 이러한 과정은 대용량 낸드 플래쉬 디바이스를 사용하는 경우 매우 긴 시간을 필요로 하게 되어 실제 환경에서는 낸드 플래쉬 디바이스를 채용하기가 어렵다. 본 논문에서는 차세대 비휘발성 저장장치의 바이트 단위의 접근 가능성을 활용한다. 낸드 플래쉬 디바이스 마운트시에 생성되는 최종 자료구조를 직접 NVRAM에 저장함으로써 낸드 플래실 디바이스의 메타 데이터를 스캔 하는 절차를 완전히 제거하였다. 즉, 낸드 플래처 디바이스의 마운트에 필요한 메타 데이터의 In-memory Data Structure를 NVRAM상에 저장하여 두면 이 후 NVRAM상에는 그 정보가 계속 유지되어 있기 때문에 낸드 플래쉬 디바이스의 마운트 동작은 단순히 Memory Pointer Mapping 정도의 간단하고 빠른 동작만으로도 충분하다. 본 논문에서는 비휘발성 메모리 소자가 블록 디바이스와 메모리 영역에 동시에 사상되어 있는 융합 파일 시스템을 성공적으로 개발하였다. 마운트 시간의 측정결과 효율적인 기존의 낸드 플래쉬 파일 시스템인 YAFFS에 비해 파티션의 크기나 파티션내 File의 개수에 관계없이 그 값이 매우 작고 고정적인 수치를 갖는다는 것을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.348-348
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• 2012

CTF 메모리 소자는 높은 집적도와 낮은 구동전압과 CMOS 공정을 그대로 사용할 수 있고 비례 축소가 용이하다는 장점을 가지기 때문에 많은 연구가 진행되고 있다. CTF 메모리의 게이트 크기가 30 nm 이하로 작아짐에 따라 메모리 셀 간의 간섭이 매우 크게 증가하는 문제점이 있다. 이 문제점을 해결하기 위해 낸드 플래쉬 메모리 소자에서 셀 간 간섭 현상에 대한 많은 연구가 진행되고 있다. 본 연구에서는 $TaN-Al_2O_3-SiN-SiO_2-Si$ (TANOS) 플래쉬 메모리 소자에서 recess field의 모양에 따른 전기적 특성을 시뮬레이션 하였다. Recess field는 각 전하 트랩 층의 word 라인 방향에 존재하며 셀 간 간섭 효과를 줄이고 메모리 소자의 coupling ratio를 증가시키는 효과를 가지고 있다. TANOS 메모리 소자의 게이트 크기를 25 nm 에서 40 nm 로 변화하면서 round 타입의 recess field와 angular 타입의 recess field 에 대한 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 이용하여 시뮬레이션 하였다. Recess field를 가지지 않은 TANOS 메모리의 셀 간 간섭 효과는 게이트의 크기가 40 nm에서 25 nm 줄어들 때 많이 증가한다. 시뮬레이션된 결과에서 recess field의 모양에 상관없이 깊이가 늘어남에 따라 셀 간 간섭효과가 감소하였다. Recess field 의 깊이가 커짐에 따라 surrounding area가 늘어나 coupling ratio 가 증가하였다. Recess field 의 깊이가 증가함에 따라 프로그램 동작 시 트랩 층에 트랩 되는 전하의 수가 증가하고 recess field가 Si 기판의 표면에 가까이 위치할수록 coupling ratio, 드레인 전류 및 동작속도가 증가하였다. Recess field의 모양에 달리 하였을 때는 round 타입의 recess field를 가진 플래쉬 메모리 디바이스가 angular 타입의 recess field를 가진 소자와 비교하여 채널 표면의 잉여 전계가 감소하여 subthreshold leakage current 감소하였다. 본 연구의 시뮬레이션 결과는 수십 나노 스케일의 CTF 낸드 플래쉬 메모리 전기적 특성을 이해하는데 도움을 줄 것이다.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.7-11
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• 2017

본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권1호
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• pp.1-6
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• 2016

본 논문은 NAND Flash Memory 수명을 향상시키기 위한 동작 algorithm 개선을 제안한다. Flash memory에 대한 read/write/erase 과정에서, 해당 cell의 Vth가 원하는 level대로 위치를 한다면 문제가 없으나, 원하는 위치대비 변동이 되어 있다면 잘못된 data를 읽어내게 된다. 이러한 cell간 interference나 disturbance 현상들은 program이나 erase 동작이 반복(EW cycle)될수록 더 심해지는 특징이 있다. 이는 반복되는 high bias 인가상태에서 벌어지는 FN tunneling 현상으로 인한 tunnel oxide 막질손상(trap site 증가)에 기인한다고 알려져 있다. 본 논문에서는 erase cell 관점에서 stress양 자체를 감소시킴으로써 cell 열화 속도를 느리게 하여, 궁극적으로 발생하는 Vth 변동사항인 disturbance를 줄일 수 있는 erase 동작방법에 대해 논한다.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.47-52
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• 2017

본 연구에서는 멀티 레벨 플래쉬 메모리 셀의 프로그램 포화영역에서 트랩된 전하 손실 효과에 의한 데이터 보유 특성에 대한 연구를 진행하였다. Incremental Step Pulse Programming(ISPP) 방식에 의한 전압 인가 시 셀의 문턱 전압은 선형적으로 증가하다 일정 수준 이상의 전압에 도달하면 더 이상 증가 하지 않는 현상을 문턱 전압 포화 현상이라고 한다. 이는 프로그램 시 플로팅 게이트에 축적된 전하가 Inter-Poly Dielectric(IPD) 층을 통해 컨트롤 게이트로 빠져 나가는 것에 원인이 있다. 본 연구는 열적 스트레스에 의한 문턱 전압의 보유 특성이 선형 영역에서보다 포화 영역에서 심각하게 저하되는 현상의 원인규명에 대한 연구이다. 이를 평가하기 위해 프로그램 후 데이터 보유(data retention) 특성 평가 및 반복 읽기 측정을 진행하였다. 또한 여러 가지 측정 패턴을 이용한 측정 조건 분리 실험을 통해 검증하였다. 그 결과 포화 영역에서의 문턱 전압 저하 특성의 원인은 포화 시 가해진 높은 전압에 의해 플로팅 게이트와 컨트롤 게이트 사이의 인터 폴리 절연막 IPD 층의 질화막에 트랩된 전자의 손실 효과인 것으로 나타났다. IPD 층의 질화막에 전하 트랩 현상이 발생하고 열적 스트레스가 가해진 후 트랩된 전하가 다시 빠져 나오면서 문턱 전압의 저하가 발생하고 이는 소자의 신뢰성에 나쁜 영향을 미친다. 낸드 플래쉬 메모리 셀의 프로그램 포화 영역 문턱 전압을 증가시키기 위해서는 질화막에 트랩된 전하의 손실을 고려하여 플로팅 게이트의 전하저장 능력을 향상시켜야 하며 IPD 막에 대한 주의 깊은 설계가 필요하다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제37권11호
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• pp.851-858
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• 2010

대부분의 휴대기기는 보조 기억장치로 NAND flash 메모리를 사용하고 있다. 또한, firmware의 크기를 줄이고 NAND flash로부터 주기억장치로 로딩하는 시간을 줄이기 위해서 압축된 코드를 NAND flash에 저장한다. 특히, 압축된 코드는 매우 빠르게 해제가 되어야 demand paging 이 적용 가능하게 된다. 본 논문에서는 이를 위하여 새로운 사전식 압축 알고리즘을 제안한다. 이 압축방식은 기존의 LZ형식과는 다르게 현재 압축하고자 하는 명령어(instruction)가 참조된 명령어와 같지 않을 경우, 프로그램 코드의 명령어의 특성을 이용하여 두 명령어의 배타 논리합(exclusive or) 값을 저장하는 방식이다. 또한, 압축 해제 속도를 빠르게 하기 위해서, 비트 단위의 연산을 최소화한 압축형식을 제공한다. 실험결과 zlib과 비교해서 최대 5배의 압축해제 속도와 4%의 압축률 향상이 있었으며, 이와 같이 매우 빠른 압축해제 속도에 따라 부팅 (booting) 시간이 10~20% 단축되었다.