• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (B)
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• pp.28-30
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• 2003

자바가상기계는 기계독립적인 바이트코드, 즉 자바 컴파일러가 자바 원천코드로 생성한 클래스 파일의 정보를 읽어 응용 프로그램을 실행한다. 클래스 파일의 내부정보는 동적인 클래스 적재를 지원하기 위한 각종 심볼명과 클래스, 상수, 필드, 메소드 등으로 구성되어 있으며 여러 가지 링크 정보와 디버깅 정보로 인해 메모리 낭비와 클래스 파일에 대한 정보를 접근하는데 비효율적인 요소가 많다. 이런 이유로 인해 메모리 사용에 제한을 받는 내장형 시스템 환경에서 동작하는 자바가상기계에서 클래스 파일을 그대로 이용하기에는 적합하지 않다. 따라서 클래스 파일을 다른 새로운 형태인 클래스 이미지 파일로 변환이 요구되는데 이를 지원하는 자바가 상기계로 simpleRTJ와 leJOS등이 있다. 클래스 이미지 파일의 지원은 내장형 시스템에서 동작하는 자바가상기계의 메모리 절감과 함께 클래스 정보의 접근 효율성을 높이는데 있다. 본 논문에서는 simpleRTJ 및 leJOS의 클래스 이미지 파일을 분석한 후 자바가상기계의 메모리 절감과 접근의 효율을 높여주기 위한 목적에 의해 클래스 이미지 파일을 생성하는 응용 프로그램인 cls2bin 이라는 클래스 이미지 변환기로 생성한 이미지 파일과 비교하여 cls2bin이 생성한 클래스 이미지 파일이 얼마만큼의 효과를 가지는지에 대해 검증해 보고자 한다.

• 한국정보전자통신기술학회논문지
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• 제3권3호
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• pp.3-7
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• 2010

SoC와 같은 고밀도 반도체 메모리의 신호선 사이의 간격이 급속히 좁아짐에 따라 고장 발생률 또한 증가하여 이를 위한 효과적인 테스트 기법이 요구되고 있다. 본 논문에서는 테스트의 복잡도와 시간을 줄일 수 있도록 임베디드 DRAM의 내부에 내장할수 있는 SRAM의 구조를 제안한다. 제안하는 테스트 구조를 사용하면 메모리 테스트를 싱글 포트 메모리에 대한 테스트로 처리하므로써 높은 테스트 복잡도 없이 듀얼 포트 메모리의 읽고 쓰는 동작을 동시에 수행하는 것이 가능하므로 테스트 시간을 단축시킬 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3111-3113
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• 1999

임베디드 메모리로직에 적용되는 매크로셀을 지니고 전류형태의 저장방법을 적용한 캐시를 통한 임베디드 메모리칩의 설계의 일환으로 0.25마이크로 공정으로 설계되었으며 멀티미디어 칩에 사용되는 메모리 코아는 캐시를 지니고 있음으로 칩의 밴드위스를 높이고 칩의 어드레스 억세스시간(10nS)을 빠르게 할 수 있었으며 이를 위한 내부공급전압은 2.0V이다. 본 논문의 아키텍쳐에서는 기존 메모리 소자의 전송형태를 전류형 전송수단을 이용하여 매크로 셀의 데이터를 캐시에 저장하고, 이를 전류형태의 메인 데이터증폭회로를 통하여 전송하게된다. 이를 이루기 위한 칩의 아키텍척로 비트라인과 캐시의 연결회로를 추가한 구조를 제안하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.1134-1137
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• 2010

공인인증서를 사용하는 스마트폰 응용에서는 공인인증서를 스마트폰의 내부 메모리에 내장하거나 SD 메모리에 저장하여 스마트폰에 설치된 응용 프로그램이 이를 접근하는 방법을 사용한다. 그러나 공인인증서를 스마트폰의 메모리에 저장하여 사용하는 경우, 공인인증서의 암호만 알면 타인의 공인인증서를 임의의 스마트폰에 설치하여 사용할 수 있다는 문제점을 안고 있다. 이와 같은 문제점을 해결하고 메모리에 저장되는 공인인증서의 보안성을 높이기 위하여 본 논문에서는 스마트폰의 IMEI와 USIM의 IMSI를 키로 사용하여 스마트폰과 사용자를 식별함으로써 특정한 개인의 스마트폰에서만 해당 개인의 공인인증서를 사용할 수 있도록 하는 방법을 제안하고, 그 효율성을 분석하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.254-254
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• 2010

기존의 부유게이트를 이용한 플래시 메모리는 소자의 크기를 줄이는데 한계가 있기 때문에 이를 해결하기 위한 비휘발성 메모리 소자로 CTF가 큰 관심을 받고 있다. CTF 메모리 소자는 기존의 플래쉬 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 최근 터널 장벽의 두께와 종류를 변화시킨 소자의 전기적 특성을 향상하기 위한 연구들은 많이 있었지만, 터널 장벽의 적층구조 변화에 대한 연구는 비교적 적다. 본 연구에서는 터널 장벽의 적층구조 변화에 따른 CTF 메모리 소자의 프로그램 동작 특성 변화에 대해 관찰하였다. 기존의 단일 산화막 (silicon oxide; O) 대신 산화막과 higk-k 물질인 질화막 (silicon nitride; N)을 조합하여 ON, NON, ONO로 터널 장벽의 여러 가지 적층 구조를 가진 소자를 설계하여 각 소자의 프로그램 동작 특성을 조사하였다. CTF 메모리 소자의 프로그램 동작 특성을 거리와 시간에 따른 연속방정식, Shockley-Read-Hall 유사 트랩 포획 방정식 및 푸아송 방정식을 유한차분법을 사용하여 수치해석으로 분석하였다. WKB 근사를 이용하여 인가된 전계의 크기에 따라 터널링 현상에 의해 트랩층으로 주입하는 전자의 양을 계산하였다. 또한, 터널 장벽의 적층구조 변화에 따른 트랩층의 전도대역과 트랩층 내부에 분포하는 전자의 양을 시간에 따라 계산하였다. 계산 결과에서 터널 장벽의 적층구조 변화가 CTF 메모리 소자의 프로그램 동작 특성에 미치는 영향을 알 수 있었다. 소자의 프로그램 동작 특성을 분석함으로써 CTF 메모리 소자에 적합한 터널 장벽의 구조를 알 수 있었다. 기존의 단일 산화막보다 얇아진 산화막의 두께와 낮은 질화막의 에너지 장벽 높이로 전자의 터널링 현상이 더 쉽게 일어나기 때문에 ON 구조로 터널 장벽을 적층한 CTF 메모리 소자의 프로그램 속도가 가장 빠르게 나타났다. 이러한 결과는 터널 장벽의 구조적 변화가 전자의 터널 효과에 미치는 영향을 이해하고 프로그램 동작 속도가 빠른 CTF 메모리 소자의 최적화에 도움을 줄 수 있다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.206.2-206.2
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• 2013

무기물/유기물 나노복합체로 제작한 유기 쌍안정성 형태의 메모리 소자는 공정이 단순하고 뛰어난 유연성을 갖고 있기 때문에 플렉서블 메모리 소자에서 많은 연구가 진행되고 있다. 그러나 다양한 연구에도 불구하고 절연성 고분자 박막 내부에 분산 된 나노입자를 이용하여 제작한 저항성 구조의 비휘발성 메모리 소자의 전하수송 메커니즘에 대한 연구는 미흡하다. 본 연구에서는 CuInS2 (CIS)/ZnS 나노입자가 분산되어 있는 절연성 고분자 박막을 사용한 기억소자의 전하수송 메커니즘을 규명하였다. 본 연구는 indium-tin-oxide (ITO)가 코팅된 플렉서블 polyethylene terephthalate (PET) 기판을 화학물질로 세척한 후 CIS/ZnS 나노입자와 절연성 고분자인 poly(N-vinylcarbazole)가 혼합된 용액을 스핀코팅 방법으로 도포했다. 도포된 용액에 열처리를 하여 용매를 제거한 후, 형성된 박막을 저항 변화 층으로 사용하였다. 제작된 메모리 소자는 Al 상부 전극을 고 진공에서 열 증착 방식을 이용하여 PET/ITO/CIS-ZnS 나노입자가 분산된 절연성 고분자/Al 구조를 갖는 저항성 기억 소자를 제작하였다. 소자의 전류-전압 (I-V) 특성 결과는 같은 전압에서 전도도가 높은 상태 (ON)와 낮은 상태 (OFF)가 존재하는 걸을 관찰하였다. 실험을 통해 두 상태 변화를 일으키는 일정 전압을 가하기 전까지 각각의 ON 또는 OFF 상태를 계속 유지하여 비휘발성 메모리 소자로 활용할 수 있음을 확인 할 수 있었다. ON 또는 OFF 상태의 전기적 스트레스를 측정으로 ON과 OFF 상태가 안정성을 가지는 것을 관찰 하였다. I-V 특성 결과를 기초로 메모리 소자의 전하수송 메커니즘을 규명 하였다.

• 정보보호학회지
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• 제33권5호
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• pp.11-16
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• 2023

오늘 날의 클라우드 워크로드는 인공지능 및 빅 데이터 활용의 비약적인 발전으로 인하여 메모리 대역폭이 프로세서의 연산 속도를 따라가지 못해 병목 현상을 겪고 있다. 이러한 이른바 메모리 벽 문제 (Memory Wall Problem)를 해결하기 위해 컴퓨터 아키텍처 및 운영체제는 변화해 나가고 있다. 그 중 최근 가장 주목 받는 기술 중 하나인 메모리내 연산기술(Processing-In-Memory)는 프로세서를 메모리 디바이스 내에 탑재함으로써, 데이터를 메인 프로세서에 이동시켜 처리할 필요 없이 데이터 내부에서 처리한다. 이로 인해 대용량 데이터의 처리속도 향상과 동시에 메인 메모리버스의 부하를 줄여 클라우드 시스템의 전반적인 성능 향상 또한 꽤할 수 있다. 한편, 클라우드 아키텍처는 또 다른 요구에 의하여 변화를 거치고 있으며, 이는 바로 보안이다. 오늘 날의 컴퓨터 아키텍처 및 GPU등의 가속기들은 신뢰실행 기술 (Trusted Execution)의 지원을 통하여 클라우드에서의 민감한 연산을 격리 및 보호하고자 한다. Intel의 SGX와 NVIDIA GPU의 confidential computing기능 지원이 이러한 흐름을 대표한다. 최근 PIM을 활용한 보안기술의 새로운 방향들을 제시하는 연구들이 소개되고 있는 가운데, 본 논문은 클라우드 신뢰실행 (Trusted Execution)에서의 PIM을 적용한 최신 연구들의 방향을 소개하고 또한 향후 연구 전망을 제공하고자 한다. PIM기술의 동향과 PIM을 보안에 특화시킨 연구, 그리고 앞으로 해결되어야할 과제들을 논함으로써, 새로이 주목받는 PIM 기반 보안 기술들을 정리하고 향후 전망을 제공한다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 1999년도 학술대회
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• pp.261-266
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• 1999

본 논문에서는 인터넷 폰이나 디지털 이동통신에서와 같이 낮은 비트율이 요구되는 응용분야에서 사용될 수 있는 HVXC 부호화 및 복호화 알고리즘을 TMS320C6701 160MHz DSP를 사용하여 실시간 동작을 구현한 내용을 기술한다. 사용한 최적화 방법으로는 기본적으로 연산 시간이 많이 소요되는 함수 루틴에 대한 C 언어레벨의 최적화 및 어셈블리어 레벨의 최적화를 수행하였고, TMS320C6701 DSP 내부 프로그램 메모리를 프로그램 캐쉬로 사용하였다. 또한, 계산량이 많은 부분과 테이블 참조가 필요한 연산을DSP의 내부 데이터 메모리 영역에서 수행하여 소요시간을 단축하였으며, 음성신호 및 비트스트림의 입출력에는 background DMA(direct memory access) 방식을 이용하였다. 이와 같은 최적화결과 2kbps 및 4kbps의 비트율에서 압축 및 복원을 실시간으로 수행할 수 있다.

• 한국정보처리학회논문지
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• 제5권7호
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• pp.1691-1716
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• 1998

본 논문에서는 계층적 블록매칭 알고리즘(HBMA)을 위한 두 가지 병렬 VLSI 아키텍쳐를 제안한다. HBMA는 계층에 따른 반복수행과 공간 인터폴레이션을 기반으로 수행되며, 이러한 수행 특성은 병렬처리의 장애요소인 데이터 종속성을 내재하고 있다. 제안된 아키텍쳐는 HBMA의 계층간 데이터 종속성을 해결하기 위하여 기본적으로 파이프라인 구조를 채택하고 있으며, HBMA에서 주어진 매개변수에 따라 세 단계의 스테이지로 구성된다. 제안된 아키텍쳐는 입력 프레임 데이터의 흐름을 제어하는 방식에 따라 두 가지 종류로 구분된다. U-Architecture는 단방향 스캔 순서를 따르도록 설계되었으며, B-Architecture는 양방향 스캔 수서를 따르도록 설계되었다. 각 아키텍쳐의 내부 메모리와 인터폴레이션 모듈은 해당 스캔 순서에 따라 동기적으로 동작할 수 있는 구조를 가진다. 성능분석의 결과로서 본 논문에서 제안한 두 가지 아키텍쳐가 모두 방송용 비디오 포맷을 실시간으로 처리할 수 있음을 보이고, HDTV 포맷은 가까운 장래의 VLSI 기술로 실시간 성능을 얻을 수 있음을 보였다. 또한, B-Architecture는 공간 연결성 내부 메모리 구조를 채택함으로써 입력 데이터의 재활용도를 높이고, 이에 따라 Q-Architecture에 비해서 데이터 입출력 핀의 개수를 약 반정도 줄일 수 있는 특성을 보이고 있다.

• 전기전자학회논문지
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• 제17권2호
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• pp.202-207
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• 2013

본 논문은 기존의 FAST와 BRIEF 알고리즘을 Zynq-7000 Soc Platform에서 하드웨어로 구현했다. 대표적으로 SIFT 나 SURF 알고리즘을 사용하여 특징점 기반 하드웨어 가속기로 구현 하지만, 하드웨어 비용과 내부 메모리가 많이 필요하다. 제안하는 FAST & BRIEF 가속기는 기존의 SIFT 나 SURF 가속기 보다 내부 메모리 사용량을 약 57%, 하드웨어 비용을 약 70% 정도 감소하고, 수행 시간은 Clock 당 0.17 Pixel를 처리한다.