• 한국산학기술학회논문지
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• 제9권6호
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• pp.1754-1759
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• 2008

일반사출성형에서는 수지가 캐비티 내를 흐르면서 냉각으로 인한 점도의 상승으로 전사성이 급격히 나빠지기 때문에 미세패턴을 가진 성형품을 제작하는데 많은 어려움이 따른다. 이를 해결하는 방법으로 금형온도를 용융된 수지온도 수준까지 순간적으로 표면만을 가열하여 성형시킨 후 급속히 냉각하는 다양한 순간금형가열방식이 있고, 그 중 본 연구에서는 전열가열방식인 E-Mold을 채택하였다. 특히, 마이크/나노 부품 성형에 필수적인 E-Mold 금형설계에 있어 heating line의 배치는 금형의 온도 제어 및 균일한 온도 분포에 절대적인 영향을 미치므로 최적화된 heating line의 배치가 필수적이다. 본 연구에서는 사출공정의 사이클 타임을 최소화하면서 다양한 해석 프로그램을 사용하여 E-Mold의 최적화 설계를 전산모사 하였고, 이를 실험결과와 비교하였다. 먼저, 3D CAD 프로그램인 Pro-Engineer Wildfire 2.0 을 사용하여 E-Mold 금형을 설계하고, ANSYS사의 ICEMCFD 프로그램을 사용하여 MESH 생성하고, ANSYS사의 FLUENT 프로그램을 사용하여 금형의 초기온도 $60^{\circ}C$에서 $120^{\circ}C$와 $180^{\circ}C$까지 가열하는데 걸리는 시간과 냉각시키는데 걸리는 시간 등을 전산모사 하였다. 그리고 Polycarbonate를 이용하여 LGP 도광판을 실제 사출성형하여 얻은 데이터와 비교 분석을 하였다. 전산모사와 실제 사출결과에서 $3{\sim}4$초가량의 차이가 나타났지만 실제 사출시 고온의 용융된 플라스틱 수지에 따른 냉각시간의 오차를 생각한다면, 전산모사와 실힘결과는 거의 일치한다고 볼 수 있다. 따라서 본 체계적인 전산모사방법을 통해 E-Mold의 Heating Line 최적화 설계가 가능하다는 것을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.406-406
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• 2010

일반적으로, 나노스케일의 MOS 소자에서는 게이트 절연체 두께가 감소함에 따라 tunneling effect의 증가로 인해 PID (plasma induced damage)로 인한 소자 특성 저하 현상을 감소하는 추세로 알려져 있다. 하지만 요즘 많이 사용되고 있는 high-k 게이트 절연체의 경우에는 오히려 더 많은 charge들이 trapping 되면서 PID가 오히려 더 심각해지는 현상이 나타나고 있다. 이러한 high-k 게이트 식각 시 현재는 주로 Hf-based wet etch나 dry etch가 사용되고 있지만 gate edge 영역에서 high-k 게이트 절연체의 undercut 현상이나 PID에 의한 소자특성 저하가 보고되고 있다. 본 연구에서는 이에 차세대 MOS 소자의 gate stack 구조중 issue화 되고 있는 metal gate 층과 gate dielectric 층의 식각공정에 각각 중성빔 식각과 중성빔 원자층 식각을 적용하여 전기적 손상 없이 원자레벨의 정확한 식각 조절을 해줄 수 있는 새로운 two step 식각 공정에 대한 연구를 진행하였다. 먼저 TiN metal gate 층의 식각을 위해 HBr과 $Cl_2$ 혼합가스를 사용한 중성빔 식각기술을 적용하여 100 eV 이하의 에너지 조건에서 하부층인 $HfO_2$와 거의 무한대의 식각 선택비를 얻었다. 하지만 100 eV 조건에서는 낮은 에너지에 의한 빔 스케터링으로 실제 패턴 식각시 etch foot이 발생되는 현상이 관찰되었으며, 이를 해결하기 위하여 먼저 높은 에너지로 식각을 진행하고 $HfO_2$와의 계면 근처에서 100 eV로 식각을 해주는 two step 방법을 사용하였다. 그 결과 anistropic 하고 하부층에 etch stop된 식각 형상을 관찰할 수 있었다. 다음으로 3.5nm의 매우 얇은 $HfO_2$ gate dielectric 층의 정확한 식각 깊이 조절을 위해 $BCl_3$와 Ar 가스를 이용한 중성빔 원자층 식각기술을 적용하여 $1.2\;{\AA}$/cycle의 단일막 식각 조건을 확립하고 약 30 cycle 공정시 3.5nm 두께의 $HfO_2$ 층이 완벽히 제거됨을 관찰할 수 있었다. 뿐만 아니라, vertical 한 식각 형상 및 향상된 표면 roughness를 transmission electron microscope(TEM)과 atomic force microscope (AFM)으로 관찰할 수 있었다. 이러한 중성빔 식각과 중성빔 원자층 식각기술이 결합된 새로운 gate recess 공정을 실제 MOSFET 소자에 적용하여 기존 식각 방법으로 제작된 소자 결과를 비교해 본 결과 gate leakage current가 약 one order 정도 개선되었음을 확인할 수 있었다.

• 마이크로전자및패키징학회지
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• 제28권1호
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• pp.1-12
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• 2021

본 논문에서는 레이저 유도에 의한 그래핀 합성 기술 및 이를 이용한 전기/전자 소자 제조 기술과 다양한 소자 제조 기술을 검토하였다. 최근까지 개발되고 있는 3차원 그래핀 구조 활용으로 설계된 마이크로/나노 패턴화는 효율적인 제조공정으로 인하여 많은 각광을 받고 있으며, 차세대 기판 소재로의 응용까지 다양하게 개발되고 있다. 산업에서 요구하는 실제적인 적용 연구의 예들은, 레이저의 파장대역 선택, 출력 조정 및 광 간섭 기술 응용 등의 점진적인 해결방안 논의를 통해 큰 발전 가능성을 보여주고 있다. 기존의 그래핀의 전기/전자 소자 장치로의 응용 확장성은 이미 검증된 바 있으며, 새로운 합성 방식 및 기판 적용 기술은 마이크로 패키징 기술과의 통합 운용으로, 바이오센서, 슈퍼커패시터, 다공성 전기화학 센서 등 응용분야가 매우 다양하다. 본 논문에서 소개하는 레이저 기반 그래핀 가공 기술은 가까운 미래에 휴대형 소형 전자기기 및 전자 소자에 쉽게 적용 가능하리라 사료된다.

• 마이크로전자및패키징학회지
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• 제31권2호
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• pp.54-62
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• 2024

SICM (scanning ion conductivity microscopy)은 nanopipette이 시료에 접근하게 되면서 tip에 인가되는 전류값의 변화가 발생하는데, 이를 이용하여 시료의 표면 형상을 측정하는 분석기술이다. 본 연구는 SICM mapping의 기본이 되는 tip과 시료 간의 거리에 의한 전류 반응곡선인 approach curve에 대해 연구한 결과를 담고 있다. Approach curve에 대해 우선 시뮬레이션 해석을 진행하였으며, 이를 기반으로 실험을 병행하여 이 둘 사이의 반응 곡선 차이를 분석하였다. 시뮬레이션 해석을 통해 tip과 시료와의 거리가 tip 내경의 절반 이하로 가까워지면서 current squeezing 효과를 확인할 수 있었다. 하지만, 시뮬레이션에 반영된 단순 이온 통로 감소에 의한 전류밀도 감소는 실제 실험을 통해 측정된 current squeezing 효과에 비해 훨씬 작은 것으로 측정되었다. 이는 나노 스케일의 매우 좁은 통로에서 이온전도도는 확산계수에 의한 단순 Nernst-Einstein 관계를 따르는 것이 아니라, tip과 시료가 만들어 내는 벽면에서의 유체역학적 유동 저항성을 고려하는 것이 추가로 필요할 것으로 보인다. 향후 이러한 SICM 측정은 전기화학 표면 반응성을 분석하는 SECM (scanning electrochemical microscopy) 측정기술과 통합되어 SECM 측정 한계를 보완될 수 있을 것으로 기대된다. 그렇게 되면, 반도체 배선 공정 및 패키징 공정에 사용되고 있는 다양한 패턴 형상에서 무전해 도금의 촉매 반응과 전기도금에서 유기첨가제 작용의 국부적 차이를 직접적으로 측정하는 것이 가능하게 될 것으로 기대된다.